[发明专利]基于半双工串行总线的数据传输系统及传输控制方法

说明书

技术领域

本发明涉及串行总线技术，特别涉及一种基于半双工串行总线的数据传输系统、以及一种半双工串行总线的传输控制方法。

背景技术

串行总线是一种常用于各种领域的总线协议。例如，在如图1所示的数据处理系统中，FPGA可根据需要设定任意规格的数据处理能力、CPU执行FPGA寄存器配置的管理、以及状态的读取等操作，而CPLD则为FPGA实现CPU接口协议的解析，其中，CPLD与FPGA之间通常就会采用任意类型的串行总线。

一种实现方式为：CPLD与FPGA之间的串行总线可以采用I²C总线，I²C总线是一种半双工串行总线。参见图2，作为主(Master)设备的CPLD与作为从(Slave)设备的FPGA之间，具有双向数据信号线(I²C DATA)、以及时钟信号输出线(I²C CLK)。基于半双工的I²C总线，CPLD可以通过页面(Page)写和随机(Random)读的方式访问FPGA，但却存在如下问题：

1、I²C总线对慢速从设备(本文所述的“慢速”是指对主设备的响应较慢)的访问，需要通过拉低I²C CLK的方式来表示从设备在等待，实现较为复杂；

2、I²C总线没有访问超时退出的机制，因而如果从设备出现访问超时退出，需要利用额外的硬复位信号恢复从设备；

3、I²C总线数据传输速率较低，一般只有400KHz、最高也只有2.4MHz；

4、I²C总线的数据传输依据电平触发起始和停止，严格意义上看属于抗干扰能力较差的电平触发。

另一种实现方式为：CPLD与FPGA之间的串行总线可以采用串行外围接口(SPI)总线，SPI总线是一种全双工的串行总线。参见图3，作为主设备的CPLD与作为从设备的FPGA之间，具有时钟信号输出线(SPI CLK)、片选输出信号线(SPI CS)、数据信号输入线(SPI SDI)、以及数据信号输出线(SPI SDO)。基于全双工的SPI总线，CPLD可以通过Page写和Page读的方式访问FPGA，但也存在如下问题：

1、SPI总线不支持对慢速从设备的访问；

2、SPI总线没有访问超时退出的机制，主设备和从设备均无法正常退出；

3、SPI总线的信号管脚数量相对较多，相互独立的读写通道造成管脚的浪费。

可见，现有技术中的上述两种串行总线不能灵活匹配对不同速率从设备的访问、不具有超时退出机制，进一步地，还不能同时兼顾高传输速率和较少的信号管脚。

发明内容

有鉴于此，本发明提供了一种基于半双工串行总线的数据传输系统、以及一种半双工串行总线的传输控制方法，能够灵活匹配对不同速率从设备的访问。

本发明提供的一种基于半双工串行总线的数据传输系统，包括主设备和从设备，其中，主设备通过一路时钟信号输出线、以及一路双向串行数据线与从设备相连；

主设备对从设备执行读操作时，先通过双向串行数据线向从设备顺序写入前导码、起始标志、表示读操作的命令字、地址信号；然后变更双向串行数据线的传输方向、开始转换周期，并在双向串行数据线上查询从设备返回的响应；转换周期内查询到从设备返回的响应后变更双向串行数据线的传输方向、开始数据周期，读取从设备的数据、并在读取完毕后开始空闲周期；

主设备对从设备进行写操作时，先通过双向串行数据线向从设备顺序写入前导码、起始标志、表示写操作的命令字、地址信号；然后开始数据周期，向从设备写入数据；数据写入完毕后变更双向串行数据线的传输方向、开始转换周期，并在双向串行数据线上查询从设备返回的响应；转换周期内查询到从设备返回的响应后变更双向串行数据线的传输方向、开始空闲周期。

在转换周期内，双向串行数据线保持固定电平状态，从设备通过在双向串行数据线上产生预定电平变化组合来向主设备返回响应。

在转换周期内，主设备进一步在双向串行数据线上查询到区别于所述预定电平变化组合的电平变化后，确认从设备的响应操作超时、并异常退出；主设备还进一步对转换周期的持续时间计时，在计时到达后确认主设备超时、并异常退出。

在转换周期内，双向串行数据线保持高电平，预定电平变化组合先后包括连续2个时钟周期的低电平、以及1个时钟周期的高电平，所述区别于所述预定电平变化组合的电平变化为连续3个时钟周期的低电平。