[发明专利]基于插值算法对称性H.264解码器的亮度插值方法

权利要求书

1.一种基于插值算法对称性H.264解码器的亮度插值方法，其特征在于按以下步 骤对4x4大小的亮度块插值：

先将插值点分为垂直插值点和水平插值点：设当前整像素点所在位置为位置0，横 向正向连续相邻于位置0的三个插值点位置分别为位置1、位置2和位置3，竖向正向 连续相邻于位置0的插值点位置分别为位置4、位置8和位置12，横向正向连续相邻于 位置4的插值点位置分别为位置5、位置6和位置7，横向正向连续相邻于位置8的插 值点位置分别为位置9、位置10和位置11，横向正向连续相邻于位置12的三个插值点 位置分别为位置13、位置14和位置15；如果插值点位置属于位置1、2、3、6或位置 14，则该插值点为水平插值点，如果插值点位置属于位置0、4、5、7、8、9、10、11、 12、13或位置15，则该插值点为垂直插值点；

再根据插值点类型进行数据存储：如果为垂直插值点，则将插值数据从帧存中读取 出并按列存储到数据缓冲区中，插值点横坐标x和纵坐标y的值保持不变；如果为水平 插值点，则将插值数据从帧存中读取出来并按行存储到数据缓冲区中，插值点的横坐标 x和纵坐标y的值互换；

再在第一个时钟周期内执行以下步骤：

第一级流水线处理：

将第一列九个整数像素点数据a00、a01、a02、a03、a04、a05、a06、a07和a08 从数据缓冲区读出，并将第一列九个整数像素点数据中第一行至第六行整数像素点数据 a00、a01、a02、a03、a04和a05送入第一行六抽头加法树滤波器fir1，将第一列九个 整数像素点数据中第二行至第七行整数像素点数据a01、a02、a03、a04、a05和a06送 入第二行六抽头加法树滤波器fir2，将第一列九个整数像素点中第三行至第八行整数像 素点数据a02、a03、a04、a05、a06和a07送入第三行六抽头加法树滤波器fir3，将第 一列九个整数像素点中第四行至第九行整数像素点数据a03、a04、a05、a06、a07和a08 送入第四行六抽头加法树滤波器fir4，按以下公式

b02＝(a00-5*a01+20*a02+20*a03-5*a04+a05+16)/32

b03＝(a01-5*a02+20*a03+20*a04-5*a05+a06+16)/32

b04＝(a02-5*a03+20*a04+20*a05-5*a06+a07+16)/32

b05＝(a03-5*a04+20*a05+20*a06-5*a07+a08+16)/32

并行算出第一列垂直半像素点的值并将结果通过寄存器reg寄存一级得第一列第一行 垂直半像素点b02、第一列第二行垂直半像素点b03、第一列第三行垂直半像素点b04 和第一列第四行垂直半像素点b05；

将第一列九个整数像素点中第三行整数像素点a02送入第一列第一行寄存器组得该 寄存器组输出reg1_u1等于a02，将第一列九个整数像素点中第四行整数像素点a03送 入第一列第二行寄存器组得该寄存器组输出reg1_u2等于a03，将第一列九个整数像素 点中第五行整数像素点a04送入第一列第三行寄存器组得该寄存器组输出reg1_u3等于 a04，将第一列九个整数像素点中第六行整数像素点a05送入第一列第四行寄存器组得 该寄存器组输出reg1_u4等于a05，将第一列九个整数像素点中第七行整数像素点a06 送入第一列第五行寄存器组得该寄存器组输出reg1_u5等于a06；

再在第二个时钟周期内执行以下步骤：

第二级流水线处理：

将第一列第一行寄存器组输出reg1_u1送入第二列第一行寄存器组得第二列第一 行寄存器组输出reg2_u1等于a02，将第一列第二行寄存器组输出reg1_u2送入第二列 第二行寄存器组得第二列第二行寄存器组输出reg2_u2等于a03，将第一列第三行寄存 器组输出reg1_u3送入第二列第三行寄存器组得第二列第三行寄存器组输出reg2_u3等 于a04，将第一列第四行寄存器组输出reg1_u4送入第二列第四行寄存器组得第二列第 四行寄存器组输出reg2_u4等于a05，将第一列第五行寄存器组输出reg1_u5送入第二 列第五行寄存器组得第二列第五行寄存器组输出reg2_u5等于a06；

将第一列第一行垂直半像素点b02送入第二列第六行寄存器组得第二列第六行寄 存器组输出reg2_u6等于b02，将第一列第二行垂直半像素点b03送入第二列第七行寄 存器组得第二列第七行寄存器组输出reg2_u7等于b03，将第一列第三行垂直半像素点 b04送入第二列第八行寄存器组得第二列第八行寄存器组输出reg2_u8等于b04，将第 一列第四行垂直半像素点b05送入第二列第九行寄存器组得第二列第九行寄存器组输 出reg2_u9等于b05；

在该第二个时钟周期内进行第二级流水线处理的同时，第一级流水线按第一个时钟 周期内第一级流水线相同的方式进行处理，得第二列垂直半像素点b12、b13、b14和 b15以及第一列寄存器组输出reg1_u1、reg1_u2、reg1_u3、reg1_u4和reg1_u5的值；

再在第三、第四、第五、第六和第七个时钟周期内执行第八个时钟周期之前的所有 步骤：

在第三到第七各时钟周期内分别同时进行第一、二、三、四、五、六和第七级流水 线处理，其中的第三、四、五、六和第七级流水线处理为：

把第二列第一行寄存器组输出reg2_u1、第二列第二行寄存器组输出reg2_u2、第 二列第六行寄存器组输出reg2_u6和第二列第一行垂直半像素点b12送入第一四输入逻 辑处理单元mu1，经过以下处理得第一四输入逻辑处理单元mu1上行输出e02和第一 四输入逻辑处理单元mu1下行输出f02；

第一四输入逻辑处理单元mu1由均值处理单元1、均值处理单元2和六选二模块 组成，其处理过程如下：先按照公式

c02＝(reg2_u1+reg2_u6+1)＞＞1

d02＝(reg2_u2+reg2_u6+1)＞＞1

算出均值处理单元1的输出c02和均值处理单元2的输出d02，然后把第二列第一行寄 存器组输出reg2_u1、第二列第二行寄存器组输出reg2_u2、第二列第六行寄存器组输 出reg2_u6、第二列第一行垂直半像素点b12、均值处理单元1输出c02和均值处理单 元2输出d02送入六选二模块选择出第一四输入逻辑处理单元mu1上行输出e02和第 一四输入逻辑处理单元mu1下行输出f02；

其中六选二模块的选择过程如下：如果向量竖坐标y的值为1，则选择第一四输入逻辑 处理单元mu1上行输出e02等于第二列第一行寄存器组输出reg2_u1，如果竖坐标y的 值为2，则选择第一四输入逻辑处理单元mu1上行输出e02等于第二列第六行寄存器组 输出reg2_u6，如果竖坐标y的值为3，则选择第一四输入逻辑处理单元mu1上行输出 e02等于第二列第二行寄存器组输出reg2_u2，如果竖坐标y的值为0，则选择第一四输 入逻辑处理单元mu1上行输出e02为等于0；如果向量横坐标x的值为1，则选择第一 四输入逻辑处理单元mu1下行输出f02等于第二列第六行寄存器组输出reg2_u6，如果 向量横坐标x的值为3，则选择第一四输入逻辑处理单元mu1下行输出f02等于第二列 第一行垂直半像素点b12，当向量横坐标x的值为0，向量竖坐标y的值为0，则选择 第一四输入逻辑处理单元mu1下行输出f02等于第二列第一行寄存器组输出reg2_u1， 如果向量竖坐标y的值为1，则选择第一四输入逻辑处理单元mu1下行输出f02等于均 值处理单元1的输出c02，如果向量竖坐标y的值为2，则选择第一四输入逻辑处理单 元mu1下行输出f02等于第二列第六行寄存器组输出reg2_u6，如果向量竖坐标y的值 为3，则选择第一四输入逻辑处理单元mu1下行输出f02等于均值处理单元2的输出 d02，如果向量横坐标x的值为2，则选择第一四输入逻辑处理单元mu1下行输出f0等 于0；

按第一四输入逻辑处理单元mu1同样的操作，把第二列第二行寄存器组输出 reg2_u2、第二列第三行寄存器组输出reg2_u3、第二列第七行寄存器组输出reg2_u7和 第二列第二行垂直半像素点b13送入第二四输入逻辑处理单元mu2得第二四输入逻辑 处理单元mu2上行输出e03和第二四输入逻辑处理单元mu2下行输出f03，把第二列 第三行寄存器组输出reg2_u3、第二列第四行寄存器组输出reg2_u4、第二列第八行寄 存器组输出reg2_u8和第二列第二行垂直半像素点b13送入第三四输入逻辑处理单元 mu3得第三四输入逻辑处理单元mu3上行输出e04和第三四输入逻辑处理单元mu3下 行输出f04，把第二列第四行寄存器组输出reg2_u4、第二列第五行寄存器组输出 reg2_u5、第二列第九行寄存器组输出reg2_u9和第二列第三行垂直半像素点b14送入 第四四输入逻辑处理单元mu4得第四四输入逻辑处理单元mu4上行输出e05和第四四 输入逻辑处理单元mu4下行输出f05；

将第一四输入逻辑处理单元mu1上行输出e02送入第一行六抽头脉动阵滤波器 fir6_u1得第一行六抽头脉动阵滤波器fir6_u1输出u1_fir6，第二四输入逻辑处理单元 mu2上行输出e03送入第二行六抽头脉动阵滤波器fir6_u2得第二行六抽头脉动阵滤波 器fir6_u2输出u2_fir6，第三四输入逻辑处理单元mu3上行输出e04送入第三行六抽头 脉动阵滤波器fir6_u3得第三行六抽头脉动阵滤波器fir6_u3输出u3_fir6，第四四输入 逻辑处理单元mu4上行输出e05送入第四行六抽头脉动阵滤波器fir6_u4得第四行六抽 头脉动阵滤波器fir6_u4输出u4_fir6；将第一四输入逻辑处理单元mu1的下行输出f02 送入第三列第一行寄存器组，第三列第一行寄存器组将输出送入第四列第一行寄存器 组，第四列第一行寄存器组将输出送入第五列第一行寄存器组，第五列第一行寄存器组 将输出送入第六列第一行寄存器组得第六列第一行寄存器组输出reg6_u1，将第二四输 入逻辑处理单元mu2的下行输出f03送入第三列第二行寄存器组，第三列第二行寄存 器组将输出送入第四列第二行寄存器组，第四列第二行寄存器组将输出送入第五列第二 行寄存器组，第五列第二行寄存器组将输出送入第六列第二行寄存器组得第六列第二行 寄存器组输出reg6_u2，将第三四输入逻辑处理单元mu3的下行输出f04送入第三列第 三行寄存器组，第三列第三行寄存器组将输出送入第四列第三行寄存器组，第四列第三 行寄存器组将输出送入第五列第三行寄存器组，第五列第三行寄存器组将输出送入第六 列第三行寄存器组得第六列第三行寄存器组输出reg6_u3，将第四四输入逻辑处理单元 mu4的下行输出f05送入第三列第四行寄存器组，第三列第四行寄存器组将输出送入第 四列第四行寄存器组，第四列第四行寄存器组将输出送入第五列第四行寄存器组，第五 列第四行寄存器组将输出送入第六列第四行寄存器组得第六列第四行寄存器组输出 reg6_u4；

在各该时钟周期内的第一级流水线按第一个时钟周期内第一级流水线相同的方式 进行处理，第二级流水线按第二个时钟周期内第二级流水线相同的方式进行处理；

再在第八个时钟周期内执行以下步骤：

第八级流水线处理：

将第六列第一行寄存器组输出reg6_u1和第一行六抽头脉动阵滤波器输出u1_fir6 送入第一二输入逻辑处理单元mn1得第一列第一行内插点g02，将第六列第二行寄存 器组输出reg6_u2和第二行六抽头脉动阵滤波器输出u2_fir6送入第二二输入逻辑处理 单元mn2得第一列第二行内插点g03，将第六列第三行寄存器组输出reg6_u3和第三行 六抽头脉动阵滤波器输出u3_fir6送入第三二输入逻辑处理单元mn3得第一列第三行内 插点g04，将第六列第四行寄存器组输出reg6_u4和第四行六抽头脉动阵滤波器输出 u4_fir6送入第四二输入逻辑处理单元mn4得第一列第四行内插点g05；

第一二输入逻辑处理单元mn1对第六列第一行寄存器组输出reg6_u1与第一行六抽 头脉动阵滤波器输出u1_fir6的处理过程如下，将第六列第一行寄存器组输出reg6_u1 与第一行六抽头脉动阵滤波器输出u1_fir6送入均值处理单元3得均值处理单元3输出 data_u1，将第六列第一行寄存器组输出reg6_u1、均值处理单元3输出data_u1和第一 行六抽头脉动阵滤波器输出u1_fir6送入三选一模块得第一列第一行内插点g02；三选 一模块工作过程为：如果向量横坐标x的值为0，则第一列第一行内插点g02的值为第 六列第一行寄存器组输出reg6_u1，如果向量横坐标x的值为2，则第一列第一行内插 点g02的值为第一行六抽头脉动阵滤波器输出u1_fir6，如果向量横坐标x的值为1或3， 则第一列第一行内插点g02的值为均值处理单元3输出data_u1，按同样的步骤得出第 一列第二行内插点g03、第一列第三行内插点g04和第一列第四行内插点g05；

在该时钟周期内的第一、二、三、四、五、六、七级流水线仍按前面各时钟周期内 的第一、二、三、四、五、六、七级流水线相同的方式进行处理；

最后按流水线的运行次序依次算出第二列内插点g12、g13、g14和g15，第三列内 插点g22、g23、g24和g25，第四列内插点g32、g33、g34和g35的值。