[发明专利]用于互连工艺的半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体制造工艺中的互连技术，尤其涉及在互连工艺中制造具有低k金属间介电层的半导体结构的方法。

背景技术

半导体集成电路技术的发展对互连技术提出了新的需求，互连集成技术在近期和远期发展中将面临一系列技术和物理限制的挑战。随着半导体器件尺寸的不断收缩，互连结构也变得越来越窄，从而导致了越来越高的互连电阻。铜借助其优异的导电性，现已成为集成电路技术领域中互连集成技术的解决方案之一，铜互连技术已广泛应用于90nm及65nm技术节点的工艺中。

在铜互连工艺中，由于金属连线之间的空间在逐渐缩小，因此用于隔离金属连线之间的中间介电层(IMD)也变得越来越薄，这样会导致金属连线之间可能会发生不利的相互作用或串扰。现已发现，降低用于隔离金属连线层的中间介电层的介电常数(k)，可以有效地降低这种串扰。低k值中间介电层带来的另一个好处是可以有效降低互连的电阻电容(RC)延迟。因此，在90nm、65nm甚至45nm设计规格的应用中，低k材料和超低k材料现在已越来越广泛地应用于Cu互连工艺中作为隔离金属铜的中间介电层。

铜互连工艺中，另一个影响器件性能的问题是IMD层的薄层电阻(Rs)的均匀性。良好的Rs均匀性能够使得器件的电学参数在各处趋于稳定，进而获得优异的电性能。已经发现，Rs的均匀性与金属沟槽蚀刻深度的均匀性有着密切的关系。因此，为了获得均匀的薄层电阻Rs，通常采用的手段是控制蚀刻至中间介电层中用于填充金属的沟槽的蚀刻速率，也就是将该蚀刻速率控制得尽可能均匀以便实现沟槽深度的均匀化。然而，蚀刻速率的调节是非常困难的，难以实现理想的均匀化程度。

为了使得薄层电阻Rs更加均匀，通常采用的另一手段是单独沉积一中间停止层，使得中间停止层的蚀刻速率与形成沟槽的中间介电层有较大差异，从而控制沟槽蚀刻深度。在现有技术中，在顶层金属层中(360nm规格)通常采用SiN作为中间停止层，因为氧化物与SiN的蚀刻速率相差10倍以上，带来极大的蚀刻选择性。然而，对于如上所述的用低k材料和超低k材料形成的中间介电层来说，以SiN作为中间停止层的方法不再适用。一方面，SiN材料的k值非常高，远远不能满足中间介电层低k值的要求，另一方面，SiN作为中间介电层还会加剧RC延迟。因此，需要改进的方法来提高低k材料构成的互连结构中的Rs均匀性。

图1A-1E示出了利用传统工艺制作双大马士革结构的铜互连层的方法。如图1A所示，在前一互连层或有源器件层上沉积氮掺杂碳化物NDC层100(Nitrogen Doped Carbide)作为通孔停止层。在一个例子中，NDC使用C₃H₁₀Si作为其前体。之后，在NDC层100上以CVD方式覆盖一层厚度约为4000埃左右的低k值介电层101。该低k值材料可以是k值2.5-2.9的硅酸盐化合物(Hydrogen Silsesquioxane，简称为HSQ)、k值为2.2的甲基硅酸盐化合物(Methyl Silsesquioxane，简称MSQ)、k值为2.8的HOSP^TM(Honeywell公司制造的基于有机物和硅氧化物的混合体的低介电常数材料)以及k值为2.65的SiLK^TM(Dow Chemical公司制造的一种低介电常数材料)等等。然后在低k值介电层101的上面覆盖一层钝化层102，材料可以选择为TEOS，成分主要是二氧化硅，是用Si(OC₂H₅)₄为主要原料反应生成的，厚度约为250-750埃。接着，在钝化层102上涂覆第一底部抗反射涂层(BARC)103，所述BARC层103的材料例如是SiON，厚度为2000埃-4000埃。该BARC层可以用于减少曝光过程中光在光阻的下表面的反射，以使曝光的大部分能量都被光阻吸收，从而增加光刻的效用。之后，在第一BARC层103上涂布第一光刻胶层104，并进行曝光、显影，以形成有待形成的通孔图案。

接着，如图1B所示，按照第一光刻胶层104中的图案，利用干法蚀刻在低k介电层101中蚀刻出通孔，直至到达通孔停止层100。然后，去除第一光刻胶层104和第一BARC层103，从而得到图1B所示的通孔结构。