[发明专利]CDM ESD保护电路

说明书

技术领域

本发明涉及静电放电(ESD)电路，特别涉及一种CDM ESD保护电路。

背景技术

集成电路(IC)在制造、装配和测试或在最终的应用中，很容易遭受到制造或者使用过程中的破坏性静电放电(ESD)，从而使得集成电路受到静电的损伤。

ESD通常由高压电势(例如几千伏)放电产生，并且导致短持续时间(例如100ns)高电流的脉冲。ESD通常分为三类，第一类是由于人与IC接触产生，通常对应该类型的ESD可以制作HBM(human body model)类型的ESD保护电路；第二类是由于机械设备与IC的接触而产生，通常对应该类型的ESD可以制作MM(machine model)类型的ESD保护电路；第三类是由于IC自身的带电而产生，其放电可以通过IC的单个引脚发生，这种类型的ESD可以制作CDM(charged-device-model)类型的ESD保护电路来进行放电保护。

第一类型和第二类型的ESD保护电路通常通过和IC输入/输出引脚耦接的放电电路实现，从而将IC输入/输出引脚上的静电释放掉，减小IC静电对内部的功能单元的损伤。

而对于第三类型ESD，电荷通常积聚在衬底内，因此CDM ESD保护电路需要将电荷从衬底内释放掉。为了保护IC免受CDM ESD的损伤，在现有技术中，通常将衬底和输入/输出引脚之间设置放电通道，该放电通道在IC正常工作期间不工作，即表现出低泄露，即高电阻率，在ESD放电期间工作，即表现出低电阻率，形成放电通路，从而将衬底内的电荷释放。图1为一种现有的CDM ESD保护电路及被保护功能单元的示意图，图2为图1所示的电路的剖面示意图，如图1和图2所示，现有CDM ESD保护电路是通过ESD保护单元101(例如可以为MOS晶体管)来实现，但是随着工艺尺寸的减小，功能单元的MOS晶体管的栅氧越来越薄，尽管为了保护功能单元102，为衬底设置了放电通道，但是由于ESD的电压太高，时间太短，功能单元102的MOS晶体管的栅氧非常容易被击穿(例如图2中所示的放电电流I_ESD)，从而使得功能单元被损坏。

为了寻求更好的解决方案，专利号为US6885529B2的美国专利文献公开了一种使用深阱结构解决CDM威胁的CDM ESD结构，虽然这样可以使功能单元位于隔离N阱之中，从而大大减少功能单元所处的P阱区中的静电电荷，但是尽管电荷的数量减少，仍然可以击穿功能单元MOS管的栅氧层，对其进行破坏。

发明内容

本发明解决的技术问题是提供一种CDM ESD保护电路，从而提高了CDM ESD保护电路的性能。

为了解决上述问题，本发明提供了一种CDM ESD保护电路，包括电源线、衬底和输入/输出引脚，用于对功能单元进行保护，；功能单元通过电阻与所述输入/输出引脚耦接；

CDM ESD保护电路还包括：

第一级ESD保护单元，其第一端耦接至所述输入/输出引脚，第二端耦接至电源线，当所述电源线的电位比所述输入/输出引脚的电位高第一特定电压时，则所述第一级ESD保护单元工作；

低电压触发保护单元，其第一端耦接至所述输入/输出引脚，第二端耦接至所述衬底，当所述衬底的电位小于所述输入/输出引脚的电位超过第二特定电压时，则所述低电压触发保护单元工作；

第二级ESD保护单元，其第一端通过电阻耦接至所述输入/输出引脚，第二端耦接至所述电源线，第三端耦接至所述衬底，当所述电源线的电位比所述输入/输出引脚的电位高第三特定电压时，或者所述衬底的电位比所述输入/输出引脚的电位低第四特定电压时，则所述第二级ESD保护单元工作；

局部ESD保护单元，其第一端通过所述电阻耦接至所述输入/输出引脚，第二端耦接至所述电源线，第三端耦接至所述衬底，当所述电源线的电位比所述输入/输出引脚的电位高第五特定电压时，或者所述衬底的电位比所述输入/输出引脚的电位低第六特定电压时，则所述局部ESD保护单元工作。

优选的，所述低电压触发保护单元当所述衬底的电压比所述输入/输出引脚的电压高0.7V及以上时工作。

优选的，所述第一级ESD保护单元、低电压触发保护单元、第二级ESD保护单元和/或局部ESD保护单元为钳位电路。

优选的，所述低电压触发保护单元的阈值电压小于ESD保护电路内的MOS晶体管栅氧层击穿电压。

优选的，所述低电压触发保护单元的阈值电压小于同样工艺特征尺寸下最小特征尺寸的MOS晶体管的阈值电压。

优选的，所述低电压触发保护单元为SCR。

优选的，所述SCR为：