[发明专利]升压电路

说明书

技术领域

本发明涉及升压电路，具体涉及从升压端子输出高于电源电压的 升压电压的升压电路。

背景技术

现在，在半导体装置中有时使用从升压端子输出比电源电压高的 升压电压的升压电路。例如，在非易失半导体装置中，存储单元晶体 管进行写入时及删除时要使用升压电压，因此搭载有升压电路。

作为该升压电路，众所周知例如利用升压效率高的4相时钟信号 驱动的阈值抵消型升压电路。该升压电路通常具备将输入电压V1升 压后输出的多个升压单元。升压电路例如具备4个升压单元，将电荷 从第1级升压单元的升压电容传送至第2级升压单元的升压电容，同 样地将电荷从第2级传送至第3级，同样地将电荷从第3级传送至第 4级，从而在升压端子得到升压电压。

因此，就传统的升压电路中搭载的升压单元进行说明。

图6是传统升压单元的示意图。

若时钟端子CLKS的电压从接地电压成为电源电压V2，则因电 容C12的耦合而节点Vz的电压成为输入端子VIN的输入电压V1和 电源电压V2的合计电压(V1+V2)而变得非常高，电荷传送晶体管 M11导通，输出端子VOUT的输出电压成为输入端子VIN的输入电 压V1，通过输入端子VIN的输入电压V1，升压电容C11蓄积电荷。 这时输出端子VOUT和输入端子VIN的电压相等，因此晶体管M12 的栅极电压和源极电压相等，晶体管M12的栅极-源极间电压低于阈 值电压，从而晶体管M12截止。

此外，若时钟端子CLKM的电压从接地电压成为电源电压V2， 则因升压电容C11的耦合而在输出端子VOUT中传送至升压电容C11 的输入端子VIN的输入电压V1升压至输入端子VIN的输入电压V1 和电源电压V2的合计电压(V1+V2)。这时输出端子VOUT的输出 电压变得非常高，晶体管M12导通，节点Vz的电压成为输入端子 VIN的输入电压V1。因而，节点Vz和输入端子VIN的电压相等，所 以电荷传送晶体管M11的栅极电压和源极电压相等，且电荷传送晶体 管M11的栅极-源极间电压低于阈值电压，从而电荷传送晶体管M11 截止。

这时，控制成使复位端子R的电压成为比电源电压V2高的规定 电压。此外，电源电压V2施加在端子VCC。即，晶体管M13的栅极 电压成为上述规定电压，源极电压成为电源电压V2，由于晶体管M13 的栅极-源极间电压高于阈值电压，晶体管M13导通。节点Vz放电， 以从输入端子VIN的输入电压V1和电源电压V2的合计电压(V1+ V2)成为电源电压V2和晶体管M14的阈值电压的合计电压(例如， 参照专利文献1：日本特开2003-250263号公报)。

但是，在传统技术中，当升压电路复位时要对复位端子R使用比 电源电压V2高的规定电压，因此另外需要用于复位的升压电路。因 而，升压电路的电路规模会相应地变大。

发明内容

本发明鉴于上述课题构思而成，其目的在于提供电路规模小的升 压电路。

(1)为了解决上述课题，本发明的第1方面提供一种升压电路， 该升压电路从升压端子输出比电源电压高的升压电压，其特征在于， 包括至少一个升压单元和放电电路，该升压单元具有：电荷传送晶体 管，在导通状态下将输入电压作为输出电压从输出端子输出；输出电 压升压电容，配置在所述输出端子与第一时钟端子之间，根据所述电 荷传送晶体管截止状态下的第一时钟信号的输入，将所述输出电压升 压；控制晶体管，对所述电荷传送晶体管进行导通/截止控制；栅极电 压升压电容，配置在第二时钟端子与所述电荷传送晶体管的栅极之 间，根据第二时钟信号的输入将所述电荷传送晶体管的栅极电压升 压，使所述电荷传送晶体管成为导通状态；以及复位晶体管，通过施 加于栅极的所述电源电压而成为导通状态，使所述电荷传送晶体管的 栅极复位，该放电电路在升压动作结束后，使所述升压端子放电。

(2)本发明第2方面的特征在于：在上述第1方面的升压电路 中，所述复位晶体管在栅极上被施加所述电源电压且源极上被施加所 述升压电压时成为导通状态，使作为漏极的所述电荷传送晶体管的栅 极电压返回到所述电源电压，在升压动作结束后，所述放电电路使所 述升压端子的电压从所述升压电压返回到所述电源电压。