[发明专利]一种解速率匹配方法及装置

说明书

技术领域

本发明涉及通信技术领域，特别是涉及一种解速率匹配方法及装置。

背景技术

速率匹配是指传输信道上的比特被重发（repeated）或者被打孔 （punctured），以匹配物理信道的承载能力。打孔就是将当前的比特作为无效 数据打掉，同时，将后面的比特依次前移一位；重复是通过在软缓存器中循环 取数来达到重复的效果，所以重复的数据并不相邻。解速率匹配算法与之相反， 恢复被打掉的比特，并将重复的比特合并，这样才能进行正确地解码。

其中，在解速率匹配的过程中，需要针对解码块级联输出的每个编码块分 别进行处理，主要需要完成以下三个过程：首先，是解物理信道容量匹配过程， 即将接收数据根据该码块对应的IR_BUFFER（循环缓冲器）的大小及冗余版 本进行物理信道容量到IR_BUFFER容量的解速率匹配；然后，是解IR_BUFFER 容量匹配和解交织过程，即将合并后的软比特进行解IR_BUFFER容量匹配、解 比特收集、解交织等处理后，得到用于Turbo译码的软比特。

在解物理信道容量匹配过程中，主要完成对无效数据位置填零和将有效数 据填入IR_BUFFER中正确位置的操作，如果是重复的解速率匹配过程，则需 要对重复的软比特进行合并，再将合并后的值填入IR_BUFFER中。现有的技 术在重复的模式下多采用逐一累加的处理结构，需要对每一个输入的软比特判 断位置，并且判断该数据是否是重复的数据，如果是则从缓存器中读出该位置 之前填入的数据，与当前数据累加后再存入缓存器中。完成解物理信道容量匹 配过程后，将合并后的软比特进行解IR_BUFFER容量匹配、解比特收集、解 交织等处理后，得到用于Turbo译码的软比特。

在上述现有技术中，由于采用对于重复的比特采用逐一累加的处理方式， 因此，使得比特级处理效率受困于巨大的输入数据量，无法得到有效地提高。

发明内容

本发明提供一种解速率匹配方法及装置，能够提高比特级的处理效率。

本发明提供了如下方案：

一种解速率匹配方法，应用于解速率匹配系统，所述解速率匹配系统包括 多个用于存放输入数据的子存储器RAM，其中，所述子RAM的数目与匹配系统 接收器所支持的最大重复发送次数相同，所述方法包括：

根据接收到的输入数据的地址，确定输入数据应存入的子RAM以及在子 RAM中的位置，将每次重复的输入数据并行存放在不同的子RAM中；

通过解交织计算，确定匹配系统发送端软缓冲器中的数据序号在译码器的 输入RAM中的对应地址，其中，所述发送端软缓冲器中保存的是速率匹配前的 数据，其中包括速率匹配过程中被打掉的无效数据，以及需要被重复发送的有 效数据；

当需要向所述输入RAM中的对应地址填充数据时，从所述子RAM中确定并 取出所述输入数据；

根据所述取出的输入数据确定待写入数据，并将所述待写入数据写入所述 输入RAM中的对应地址。

优选的，如果所述从子RAM中确定并取出的输入数据为多个，则所述根据 所述取出的输入数据确定需要写入的数据包括：

将所述多个输入数据合并，将所述合并后的数据确定为待写入数据。

优选的，如果进行过混合自动重传HARQ操作，则所述根据所述取出的输 入数据确定待写入数据包括：

将所述合并后的数据与HARQ缓存器中的数据进行HARQ合并；并将所述 HARQ合并之后的数据确定为所述待写入数据。

优选的，还包括：

将所述HARQ合并后的数据写回所述HARQ缓存器。

优选的，利用不同的双口RAM存储所述HARQ合并操作及所述写回HARQ缓 存器的操作产生的数据。

优选的，所述方法之前还包括：

预先将译码器的输入RAM清零。

一种解速率匹配装置，应用于解速率匹配系统，所述解速率匹配系统包括 多个用于存放输入数据的子RAM，其中，所述子RAM的数目与匹配系统接收器 所支持的最大重复发送次数相同，所述装置包括：

并行存放单元，用于根据接收到的输入数据的地址，确定输入数据应存入 的子RAM以及在子RAM中的位置，将每次重复的输入数据并行存放在不同的子 RAM中；