[发明专利]半导体器件

说明书

技术领域

本发明涉及无源半导体器件，具体地说，涉及一种基于互补型金属氧化物半导体(CMOS)工艺的射频集成电路中的平面电感器。

背景技术

快速增长的无线通信市场的巨大需求也造成了对射频集成电路的需求。近年来，随着特征尺寸的不断减小，深亚微米CMOS工艺其MOSFET的特征频率已经达到50GHz以上，使得利用CMOS工艺实现GHz频段的高频模拟电路成为可能。最近几年，世界各国的研究人员在CMOS射频集成电路的设计和制作方面进行了大量的研究，使CMOS射频集成电路的性能不断得到提高。

平面电感(或称片上电感)在如电压控制振荡器(VCO)，低噪声放大器(LNA)，混频器等的射频集成电路中是一种关键元件。平面电感品质因数低，占据较大的芯片面积是需要解决的两个主要问题。在90纳米、65纳米及以后的工艺要求的先进技术中，有一个已经证明的重要现象是，扩散(有源区)和多晶n硅图案密度将严重影响RTA(快速热退火)工艺控制的窗口，它导致器件的芯片变化较大，然后造成电路性能远离设计目标。所以，AA(有源区)和多晶硅图案密度在先进的CMOS工艺中具有重要作用。对于射频电路设计，大部分电感将占用过大的芯片面积，所以，在电感区之下的AA(有源区)和多晶硅图案密度应当被折衷考虑，以确保整个工艺的稳定性。

在90纳米、65纳米及以后的技术节点中，必须在电感区以下包括伪AA(有源区)、多晶硅和金属以达到最低密度规则。然而，由于金属伪装层的插入，电感性能的Q值几乎下降超过15％。对于自动AA及多晶硅伪单元填充的电感性能，大部分射频电路设计师更为关心感应的衬底耦合噪声的水平。分立的AA和多晶硅伪插入可能会在电路中感应更多的衬底耦合噪声，尤其是对于低噪声放大器电路。

所以在目前的状况下，更多的设计不考虑在电感下AA和多晶硅的伪插入。但这种要求会影响整个工艺窗口的控制。

因此，考虑到上述问题，目前急需一种与CMOS工艺兼容的电感器，它具有更好的Q性能，较小的衬底耦合噪声和电感变化。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明的目的是提供一种与CMOS工艺兼容的电感器，它具有更好的Q性能，较小的衬底耦合噪声和电感变化。

根据本发明的一个方面，提供了一种半导体器件，包括：衬底，在所述衬底中形成的多个浅隔离沟槽；在所述衬底中形成的多个有源区，所述相邻的有源区通过所述多个浅隔离沟槽间隔开；在所述多个浅隔离沟槽上形成的多晶硅层；在所述有源区和多晶硅层上形成的多层层间介电层和夹在相邻层间介电层之间的第一金属层；在位于顶层的层间介电层上形成的第二金属层，用于形成平面电感；所述有源区和多晶硅层通过在层间介电层中形成的接触孔接地从而形成图案化接地屏蔽层。

根据本发明的另一个方面，所述电感器选自螺旋电感、两端差分电感和三端差分电感器。

根据本发明的另一个方面，所述电感器是16边形螺旋形状。

根据本发明的另一个方面，所述电感器是正16边形螺旋形状。

根据本发明的另一个方面，所述三端差分电感具有中心抽头。

根据本发明的另一个方面，所述电感器的匝数是2.5。

根据本发明，与没有设置图案化接地屏蔽层的平面电感相比，插入图案化接地屏蔽层的平面电感具有更好的品质因数，小于1％的电感变化，并提供了具有可比性或更好的Q性能，也可以减少感应的衬底耦合噪声对电路的影响。另外，具有从有源区和多晶硅构造的图案化接地屏蔽层的电感可以提供很好的图案化密度，以确保工艺稳定性。

附图说明

图1a和1b是根据本发明一个实施例的平面电感的等效电路图及版图；

图2是图1b所示平面电感的形成工艺剖面图；

图3a和3b是根据本发明另一个实施例的带有中心抽头的平面电感的等效电路图及版图；

图4a和4b是根据本发明制作的平面电感与不带有构图接地屏蔽层的平面电感的品质因数和电感值与频率的关系比较图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。