[发明专利]仿真系统中使用的具有集成调试功能的可重构集成电路

说明书

相关申请

本申请是专利申请日为2000年2月7日、专利申请号为00816276.X的发明专利申请的分案申请。

发明背景

1.发明领域

本发明一般涉及仿真系统的领域，并且尤其涉及具有用于仿真系统的集成调试(debugging)设备的可重构集成电路。

2.背景信息

用于仿真电路设计的仿真系统在相关技术中是已知的。通常，已有技术的仿真系统是使用不具有集成调试设备的通用现场可编程门阵列(FPGA)形成的。将被仿真的电路设计通过汇编该电路设计的“正式”内容并将该电路设计映射到FPGA的逻辑元件(LE)(也被称作组合逻辑块(CLB))而在仿真系统上“实现”。就它们对仿真系统的应用而言，这些通用FPGA具有许多的缺点。首先，映射在FPGA内部的各个节点上的信号状态并不是直接可见的，因此使用术语“隐藏的”节点。为了能够在这些“隐藏的”节点观测到信号状态，需要耗费大量时间重新汇编的FPGA的重构需要从FPGA中把这些信号取出送到逻辑分析仪。此外，为了传输这些信号至端口/节点，通常需要一些FPGA I/O，其中该端口/节点可被例如逻辑分析仪的测试系统观测(追踪)到。而且，将被路由的附加信号会进一步增加信号路由拥塞。最后，对于时间敏感的应用来说，因为在读取触发事件能够被检测到之前信号不得不被从FPGA中取出，因此，如果响应某些事件的出现而读出信号，那么很难知道在这些“隐藏的”节点的信号是否是在合适的时间被读出。由于仿真器变得越来越复杂，同样，FPGA网络和互联轨迹(trace)也越来越复杂，因而以上问题会进一步恶化。当伴随着复杂性增加而监控轨迹所需的时间过度增加时，仿真能够发生的频率会降低到一个不可接受的水平。

因此，所需的是具有集成调试设备的可重构集成电路，该设备有利于存取曾经隐藏的节点和轨迹，同时减少重构的需要，从而有利于在可接受的仿真频率仿真。如同将在以下将要详细描述的，本发明恰恰提供具有获得这些和其他所希望结果的集成调试设备的可重构集成电路，通过以下的描述，这对于本专业技术人员来说是显而易见的。

发明概述

根据本发明的教导，描述了使用在仿真系统中具有集成调试设备的可重构集成电路(IC)。尤其是根据本发明的第一实施例，集成电路被描述为包含多个逻辑元件(LE)和一个部分扫描寄存器，每个逻辑元件具有多个输出。可操作多个LE根据相应地应用于LE的多个输入信号来产生多个输出信号。部分扫描寄存器可被重构连接到所选的几个LE，这样，当被启动时，在操作时钟的一个特定时钟周期内，可操作部分扫描寄存器在扫描总线上捕捉和输出由所选LE仿真的电路元件的信号状态值记录，其中，部分扫描寄存器应用与该操作时钟成适当比例的扫描时钟来启动。

附图简述

本发明将以附图所示的非限制性典型实施例来描述，其中类似的标号表示类似的元件，并且其中：

图1描述了本发明的可重构电路的主要功能块；

图2描述了图1中LE阵列的一个实施例，和一个增强LE的实施例；

图3描述了用于图1的主从锁存器的每一个控制逻辑和输入选择器的一个实施例。

图4a-4b描述了图1的LE间纵横网络的一个实施例；

图5描述了图1的可重构电路间纵横网络级0的一个实施例；

图6描述了图1的上下文总线的相关读/写功能的实施例；

图7a-7b是两个描述了从LE读值和向LE写值的典型时序图；

图8a描述了适于在图1的集成电路中使用的全扫描寄存器的一个实施例；

图8b描述了根据本发明教导的动态可重构网和部分扫描寄存器例子的方框图，根据本发明的一个实施例，它适于在图1的集成电路中使用；

图9描述了适于在图1的集成电路中使用的触发电路的一个实施例。

图10描述了根据本发明的一个实施例，结合了本发明的教导的仿真系统例子的方框图；以及

图11描述了根据本发明的另一个实施例，结合了本发明的教导的可重构电路例子的方框图。

本发明的详细描述

在下面的描述中，为了解释及提供对本发明的全面理解，将给出特定的数字、材料和配置。然而，很明显，对于本专业技术人员来说，并不需要知道特定的细节就可实践本发明。在其它一些情况下，为了使本发明更清晰，将省略或简化一些熟知的特征。