[发明专利]控制装置与其相关控制方法

说明书

技术领域

本发明涉及控制装置与其相关控制方法技术领域，更具体地说，涉及一单端口先进先出存储器的控制装置与其相关控制方法。

背景技术

在一存取系统中，一储存装置，例如一单端口先进先出(One-port FIFO)存储器，通常会被指派给具有不同时钟特性(例如不同时钟频率或工作周期)的控制电路来进行存取的动作。以该单端口先进先出存储器为例，该单端口先进先出存储器的一输出入端口就必须常常在不同的控制电路之间进行切换。然而，在切换的过程中，为了避免时钟突发讯号(Glitch)的产生，传统的存取系统的韧体(firmware)会执行一保护机制来确保不会产生突发讯号。更进一步来说，当具有一第一时钟的一第一控制电路正在存取该单端口先进先出存储器时，该韧体欲切换存取(使用)该单端口先进先出存储器的电路，将存取(使用)该单端口先进先出存储器的电路从第一控制电路切换至一第二控制电路。其中该第一控制电路具有一第一控制时钟以及该第二控制电路具有一第二控制时钟，此时传统存取系统的韧体会将输入该单端口先进先出存储器的该第一控制时钟切换为该第二控制时钟。接着，该韧体会计数一特定延迟时间后，才控制该第二控制电路得以开始存取该单端口先进先出存储器。换句话说，该特定延迟时间必须够长才能保证该单端口先进先出存储器所接收到的该第一控制时钟成功切换为该第二控制时钟之后，该第二控制电路才开始存取该单端口先进先出存储器以避免产生时钟突发讯号。然而，当该第一控制时钟以及该第二控制时钟的时钟频率为高频率时，则其周期时间相对的减少了，因此该第一控制时钟切换为该第二控制时钟所需的时间亦减少了。但是，若此时该特定延迟时间仍维持不变的话，则该特定延迟时间就显得过长而产生不必要的时间浪费，进而拖慢了一控制电路存取一单端口先进先出存储器的速度。因此，要如何可适性地调整该特定延迟时间以提高一控制电路存取一单端口先进先出存储器的速度已成为一存取系统所亟需解决的问题。

发明内容

本发明要解决的技术问题在于，针对现有技术的上述缺陷，提供一单端口先进先出存储器的控制装置与其相关控制方法，以解决习知技术所面临的问题。

本发明解决其技术问题所采用的技术方案之一是：构造一种控制装置。该控制装置包含有一第一延迟电路、一第二延迟电路、一第一控制电路、一第三延迟电路以及一第二控制电路。该第一延迟电路具有一第一延迟量，并用来依据一选择讯号来选择性地延迟一第一输入时钟以及一第二输入时钟中之一以产生一输出时钟至一储存装置。该第二延迟电路耦接于该第一延迟电路，并用来对该选择讯号延迟一第二延迟量以产生一第二延迟选择讯号。该第一控制电路操作于该第一输入时钟并耦接于该第二延迟电路，并用来依据该第二延迟选择讯号来选择性地存取该储存装置。该第三延迟电路耦接于该第一延迟电路，并用来对该选择讯号延迟一第三延迟量以产生一第三延迟选择讯号。该第二控制电路操作于该第二输入时钟并耦接于该第三延迟电路，并用来依据该第三延迟选择讯号来选择性地存取该储存装置。

本发明所述的控制装置，其中当该第二延迟选择讯号允许该第一控制电路存取该储存装置时，该第三延迟选择讯号不允许该第二控制电路存取该储存装置。

本发明所述的控制装置，其中该第二延迟量以及该第三延迟量中至少其一大于该第一延迟量。

本发明所述的控制装置，其中该第二延迟电路包含有：

多个第一特定延迟单元，前后串接以分别提供一延迟量，该多个第一特定延迟单元包含有至少一第一延迟单元以及一第二延迟单元，其中该第一延迟单元操作于该第一输入时钟之下，以及该第二延迟单元操作于该第二输入时钟之下。

本发明所述的控制装置，其中该第一延迟单元与该第二延迟单元的延迟量总和大致上等于该第二延迟量。

本发明所述的控制装置，其中该第三延迟电路包包含有：

多个第二特定延迟单元，前后串接以分别提供一延迟量，该多个第二特定延迟单元包含有至少一第三延迟单元以及一第四延迟单元，其中该第三延迟单元操作于该第一输入时钟之下，以及该第四延迟单元操作于该第二输入时钟之下；以及

一反相器，串接于该多个第二特定延迟单元中一延迟单元。

本发明所述的控制装置，其中该第三延迟单元以及该第四延迟单元的延迟量总和大致上等于该第三延迟量。

本发明所述的控制装置，另包含有：