[发明专利]通过轨迹包含来减小时序网表的方法和系统

权利要求书

1.一种通过执行被装载到计算机系统中的指令来标识时序电路设计网 表的轨迹包含的方法，所述方法包括：

标识包括输入i的网表的切割；

枚举不匹配轨迹的集合；

从所述不匹配轨迹得到输入“J”的集合用于等价检查以检测轨迹包含；

对反映用于输入i的时序余因子和用于输入“J”的集合的时间上非相关 性的约束的、该切割的余因子版本执行时间受限的展开；

确定是否存在轨迹包含；

响应于检测到轨迹包含，识别对所述输入“J”的集合的约束关系；以 及

试图证明经受所述约束关系的所述切割的时序等价。

2.根据权利要求1所述的方法，还包括：

响应于证明所述切割的时序等价，通过将所述输入i合并到常数来减小 所述时序电路设计网表。

3.根据权利要求1所述的方法，还包括：

作为所述切割的标识的一部分，确定所述切割是否等价于所述网表；以 及

响应于确定所述切割不等价于所述网表，决定是否增长该切割。

4.根据权利要求1所述的方法，其中针对所述网表的所标识的切割， 枚举不匹配轨迹的集合。

5.根据权利要求1所述的方法，还包括：

得到所述输入“J”的集合和用于所述输入i的余因子时间之间的时间关 系；以及

将时间上非相关性的约束添加到所述输入“J”以反映所述时间关系。

6.根据权利要求5所述的方法，其中所述得到所述输入“J”的集合和 所述余因子时间之间的时间关系还包括：

得到最少赋值的不匹配轨迹的二级集合，其在稍后的时间尝试不匹配与 所述不匹配轨迹的集合相同的门；以及

从最少赋值的不匹配轨迹的集合中去除输入“j”。

7.根据权利要求6所述的方法，还包括：

确定在最少赋值的不匹配轨迹“J”集合中的所有轨迹上是否相同时间 对输入“j”赋值，或者在所有所述轨迹中是否相同的相对时间对输入“i” 赋值；

响应于检测到输入“j”在所有所述轨迹中具有相同时间，通过假定“j” 具有固定时延来得到所述时间关系；

响应于检测到输入“j”在所有所述轨迹中相同的相对时间被赋值，通过 假定“j”具有相对固定的延时来得到所述时间关系；以及

响应于检测到输入“j”在所述轨迹的至少一个中具有不同的时间以及响 应于检测到输入“j”在所述轨迹的至少一个中具有不同的相对时间，从最少 赋值的不匹配轨迹“J”的集合中去除输入“j”。

8.一种通过执行被装载到计算机系统中的指令来标识时序电路设计网 表的轨迹包含的装置，所述装置包括：

用于标识包括输入i的网表的切割的模块；

用于枚举不匹配轨迹的集合的模块；

用于从所述不匹配轨迹得到输入“J”的集合的模块，所述输入“J”的 集合用于等价检查以检测轨迹包含；

用于对反映用于输入i的时序余因子和用于输入“J”的集合的时间上非 相关性的约束的、该切割的余因子版本执行时间受限的展开的模块；

用于确定是否存在轨迹包含的模块；

用于响应于检测到轨迹包含，识别对所述输入“J”的集合的约束关系 的模块；

用于试图证明经受所述约束关系的所述切割的时序等价的模块。

9.根据权利要求8所述的装置，所述装置进一步包括：用于响应于证 明所述切割的时序等价，通过将所述输入i合并到常数来减小所述时序电路 设计网表的模块。

10.根据权利要求8所述的装置，所述装置进一步包括：

用于确定所述切割是否等价于所述网表的模块；以及

用于响应于确定所述切割不等价于所述网表，决定是否增长该切割的模 块。

11.根据权利要求8所述的装置，其中，所述用于枚举不匹配轨迹的集 合的模块具体用于针对所述网表的所标识的切割，枚举不匹配轨迹的集合。