[发明专利]具有选择晶体管的集成电路存储器器件

说明书

优先权申请的引用

本专利申请要求2009年2月25日递交的韩国专利申请 No.10-2009-0015937的优先权，其内容通过引用结合于此。

技术领域

本发明涉及半导体器件，并且更具体而言，涉及半导体存储器器 件。

背景技术

半导体器件中的半导体存储器器件可以存储数字数据。由于电子 和半导体行业变得复杂，因此对半导体存储器器件的高度集成化需求 逐渐增加。例如，随着诸如膝上型计算机、移动电话、数码相机和MP3 播放器的便携式电子装置的发展，对能够存储更多数据的半导体存储 器器件的需求日益增加。为了满足这些客户需求，需要高度集成的半 导体存储器器件。

通常，可以减小构成半导体存储器器件的精细图案的最小线宽， 以得到半导体存储器器件更高的集成度。通过二维地减小精细图案的 最小线宽，可以在有限面积中集成更多的存储器单元。

然后，由于诸如光刻工艺参数的各种因素，最小线宽的减小量会 受到限制。此外，随着精细图案的线宽减小，精细图案的特性会劣化， 由此降低了半导体存储器器件的可靠性。因此，正进行更多的研究， 以寻求新的方法来实现高度集成并且具有优良特性的半导体存储器器 件。

发明内容

根据本发明实施例的集成电路存储器器件包括晶体管，所述晶体 管在内部具有半导体沟道区和与所述半导体沟道区相对地延伸的栅电 极。所述晶体管被构造成沿着所述半导体沟道区的长度具有非均匀阈 值电压特性。为了实现该非均匀阈值电压特性，半导体沟道区可以被 非均匀地掺杂，并且可以被构造成具有L形的横截面。具体而言，半 导体沟道区可以包括第一沟道区分段和第二沟道区分段，所述第一沟 道区分段与栅电极的侧壁相对地延伸，所述第二沟道区分段与栅电极 的底部相对地延伸。相对于第二沟道区分段，该第一沟道区分段可以 被非均匀地掺杂。

根据本发明的其他实施例，非易失性存储器器件包括：位于衬底 上的非易失性存储器单元的垂直NAND型串。还提供下串选择晶体管。 下串选择晶体管在非易失性存储器单元的垂直NAND型串与衬底之间 延伸。下串选择晶体管在内部具有半导体沟道区和与半导体沟道区相 对地延伸的栅电极。下串选择晶体管沿着半导体沟道区的长度具有非 均匀阈值电压特性。该非易失性存储器器件还包括衬底中的第一传导 类型的公共源区。公共源区与半导体沟道区形成P-N整流结，与栅电 极的侧壁相对地延伸。在本发明的这些实施例中的某些实施例中，半 导体沟道区被非均匀地掺杂，并且具有L形的横截面。具体而言，半 导体沟道区可以包括第一沟道区分段和第二沟道区分段，所述第一沟 道区分段与栅电极的侧壁相对地延伸，所述第二沟道区分段与栅电极 的底部相对地延伸。相对于第二沟道区分段，该第一沟道区分段可以 被非均匀地掺杂。

附图说明

图1A是根据本发明构思的实施例的半导体存储器器件的俯视图；

图1B是沿着图1A中的线I-I′截取的横截面图；

图1C是放大图1B中的A部分的图示；

图2A至图2H是沿着图1A中的线I-I′截取的横截面图，其用于描 述根据本发明构思的实施例的制造半导体存储器器件的方法；

图3A至图3C是用于描述根据本发明构思的形成半导体存储器器 件中的有源图案的方法的俯视图；

图4A是示出根据本发明构思的另一实施例的半导体存储器器件 的俯视图；

图4B是沿着图4A中的线II-II′截取的横截面图；

图5A至图5D是沿着图4A中的线II-II′截取的横截面图，其用于 描述根据本发明构思的制造半导体存储器器件的方法；

图6是用于描述形成图5A中的公共源区的方法；

图7A是示出根据本发明构思的另一实施例的半导体存储器器件 的俯视图；

图7B是沿着图7A中的线III-III′截取的横截面图；

图8A至图8D是沿着图7A中的线III-III′截取的横截面图，其用 于描述根据本发明构思的另一实施例的制造半导体存储器器件的方 法；

图9是包括根据本发明构思的实施例的半导体存储器器件的电子 系统的框图；以及

图10是示出包括根据本发明构思的实施例的半导体存储器器件的 存储器卡的框图。