[发明专利]用于D/A转换器的校正电路

说明书

技术领域

本发明涉及校正电路，该校正电路对在D/A转换器的输入/输出特性中造成的非线性失真进行校正。

背景技术

图4是示出传统电压相加型D/A转换器10的配置的电路图。如图4所示，电压相加型D/A转换器10由电压生成器11和电压相加单元12来配置，其中电压生成器11产生分别对应于输入数字信号的D0到D7比特位的值的电压，而电压相加单元12生成通过将电压生成器11生成的各电压相加而获得的输出信号OUT。在图示的示例之中，由8个反相器N0-N7来配置电压生成器11，通过将输入数字信号的D0到D7比特位进行电平反转来产生这些反相器的输出。在电压相加单元12中，电阻器Ri0-Ri7的一端分别连接到反相器N0到N7的输出端，而另一端共同连接到电阻器R1的一端。在示例之中，电阻器Ri0-Ri7具有相同的电阻12R，该电阻要远低于电阻器R1的电阻，而反相器N0-N7的输出电阻要远低于电阻器Ri0-Ri7的电阻。电阻器R1的另一端连接到运算放大器13的反相输入端(负输入端)，而非反相输入端(正输入端)固定为基准电平Vref。在电压相加型D/A转换器10的电源电压是VCC的情况下，例如，基准电平Vref是VCC/2。电阻器R2连接在运算放大器13的输出端和反相输入端之间，而运算放大器13的输出信号是电压相加型D/A转换器10的输出信号OUT。

当输入数字信号的D0-D7比特位中的高电平比特位的数量是n时，则反相器N0-N7使8个电阻器Ri0-Ri7中的n个电阻器的一端为低电平(0V)，而(8-n)个电阻器的一端为高电平(VCC)。在电阻器R1的电阻远高于电阻器Ri0-Ri7的电阻的情形中，仅有很小的电路流过电阻器R1。所以，例如，在比特位D0-D3是低电平，电阻器Ri0-Ri3的一端连接到电源VCC，比特位D4-D7是高电平，电阻器Ri4-Ri7的一端接地(n＝4状态)的情形下，从电源VCC流向4个并联的电阻器Ri0-Ri3的各电流就像它们流过四个并联的电阻器Ri4-Ri7一样。所以，电阻器Ri0-Ri7和电阻器R1的共同连接点的电压V1与比特位D0-D7中的高电平比特位的数量n成比例，如以下表达式所示：

V1＝VCC{12R/(8-n)}/{(12R/(8-n))+(12R/n)}

  ＝VCC·n/8                              (1)

由电阻器R1、R2和运算放大器13配置的乘法器用因子-R2/R1乘以电压V1，并将结果设置为输出信号OUT。如以上描述的，根据电压相加型D/A转换器10，输出信号OUT的电压与输入数字信号的比特位D0-D7中的高电平比特位的数量n成比例，且可以表示为9个标度。这类电压相加型D/A转换器在例如JP-2008-236010A的图5中公开。

在上述的传统电压相加型D/A转换器10中，将电源电压VCC提供给电压相加型D/A转换器10的高电位和低电位电源线15、16分别具有线电阻Rp、Rn。在传统电压相加型D/A转换器10中，根据输入数字信号的比特位D0-D7的内容，流过线电阻Rp、Rn的各电流也彼此不同。以下将对此具体描述。

首先，图5A到5C显示了在输入数字信号的各比特位的值有各种变化的情况下，图4中电阻器R1的输入侧的等效电路。在图5A中，输入数字信号的比特位D0-D7均为低电平，在图5B中，输入数字信号的比特位D0-D7均为高电平。在这些示例中，电阻器Ri0-Ri7连接在电源VCC侧的线电阻Rp和电阻器R1之间或者接地侧的线电阻Rn和电阻器R1之间。所以，没有电流流过电阻器Ri0-Ri7，也没有电流流过线电阻Rp、Rn。与此相反，如图5C所示，在比特位D0-D3是低电平、而比特位D4-D7是高电平的情况下，并联的4个电阻器Ri0-Ri3(电阻12R/4＝3R)连接在电源VCC侧的线电阻Rp和电阻器R1之间，而并联的4个电阻器Ri4-Ri7(电阻12R/4＝3R)连接在接地侧的线电阻Rn和电阻器R1之间。所以，VCC/(6R)的电流流过线电阻Rp、Rn。

尽管省略了图示，但是在比特位D0-D7中的高电平比特位的数量n不是4的情况下，流过线电阻Rp、Rn的电流I根据数量n而变化。具体而言，数量n、线电阻Rp和电阻器R1之间电阻器的电阻Ra、线电阻Rn和和电阻器R1之间电阻器的电阻Rb、以及流过线电阻Rp、Rn的电流I之间的关系如下表所示。

[表1]