[发明专利]基于存储器折叠架构优化的低功耗LDPC译码器

说明书

技术领域

本发明涉及通信领域信道编解码技术领域，具体涉及一种基于存储器折叠架构优化的低功耗低密度奇偶校验码(LDPC)译码器。

背景技术

在无线通信系统中，传输信道不可避免的受到噪声、衰落、多径等因素的影响，这大大限制了一定带宽下的数据传输的速率和质量。因此在现代高吞吐率、大容量、高可靠性的通信系统中，差错控制编码技术得到了广泛的应用。

低密度奇偶校验码(LDPC)是差错控制编码中非常重要的一类码，最初由Gallager于1962年提出。经验证，LDPC码具有能够逼近香农(Shannon)限的性能，同时由于LDPC译码器校验矩阵的结构特点，具有内在的译码并行性，可以采用高度并行的结构实现，满足高速高吞吐量的要求。因而在无线通信、深空通信、光纤通信以及数字视频广播等系统中，LDPC码得到广泛应用。

随着各种便携无线通信终端设备的广泛普及，人们不断对降低设备中芯片的功耗、延长电池使用时间提出更高的要求，低功耗成为无线通信系统设计的主题。LDPC译码器是根据校验矩阵(H)的结构，通过迭代算法来完成译码。但是，通常H矩阵巨大而稀疏，造成LDPC译码器结构比较复杂、硬件资源开销比较大，在整个无线通信系统的功耗中所占比例也较大。

因此，LDPC译码器的低功耗设计，对于降低无线通信终端设备的功耗有着重要的意义，也是当前人们研究的热点。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的在于提供一种基于存储器折叠架构优化的低功耗LDPC译码器，根据LDPC译码器中存储器单元读写操作所占功耗比例较大的特点，在不改变译码器算法、结构和电路时序基础上，充分利用译码过程中存储器的读写规律，对其中存储器的高层架构进行优化设计，达到降低译码器功耗的目的。

(二)技术方案

为达到上述目的，本发明提供了一种基于存储器折叠架构优化的LDPC译码器，该译码器包括输入缓存、输出缓存、校验节点运算单元、变量节点运算单元、存储单元、地址产生单元、控制单元以及互联网络；其中，输入数据经过所述输入缓存进入所述存储单元；在迭代译码期间，所述校验节点运算单元、变量节点运算单元与所述存储单元通过所述互联网络传递信息；在译码输出时，译码结果由所述存储单元经所述输出缓存输出；所述地址产生单元用于产生存储单元的读写地址和读写控制信号；所述控制单元用于对译码器各个模块的工作时序进行控制。

上述方案中，该译码器采用部分并行译码结构，该结构中多个校验节点和多个变量节点分别复用同一个运算单元，共使用x个变量节点运算单元、y个校验节点运算单元、1个输入缓存和1个输出缓存，其中的x和y分别为校验矩阵的基础矩阵的列数和行数。

上述方案中，所述输入缓存和所述输出缓存分别由若干个寄存器串联而成，用于完成数据串行和并行的互相转换。

上述方案中，所述校验节点运算单元包含一个运算单元，该运算单元用于计算输入最小值和输入次小值，采用最小和算法，每次运算有与行重值相等个数的输入数据并行输入；该校验节点运算单元计算每个输入数据在不包括本身的情况下最小的输入，并通过所述互联网络将校验信息写入所述存储单元。

上述方案中，所述变量节点运算单元包含一个加法运算单元，该加法运算单元用于进行简单的加法运算，在每次译码迭代中更新变量节点的值，以及用于下一次迭代的外信息初始值，在运算结束后将信息按原地址写入所述存储单元。

上述方案中，所述存储单元包含x个存储子单元，而每个存储器子单元由1个信道信息存储器和c个外信息存储器构成，其中c为校验矩阵的列重。

上述方案中，所述地址产生单元用来产生信道信息存储器和外信息存储器的读写地址及相应的读写使能信号和片选信号，其中外信息存储器的读写地址采用同址写回的方法，从外信息存储器读出信息，经过校验节点运算单元和变量节点运算单元运算后得到的信息再按照原地址写回外信息存储器。

上述方案中，所述控制单元用于根据输入的控制信号和状态信号产生译码器其余模块的控制信号，协调译码器的迭代译码过程。

上述方案中，该译码器对应的校验矩阵为准循环矩阵，在译码器进行迭代运算过程中，外信息存储器利用校验矩阵对应的基础矩阵的循环位移因子对其起始地址进行初始化。

上述方案中，该译码器在每次迭代的译码过程具体包括：

步骤1：初始化；

译码开始时，存储单元中的信道信息存储器和外信息存储器分别存储信道信息和外信息，写入的初始地址均是从0开始；

步骤2：校验节点运算；