[发明专利]微间距电路迹线成型法

说明书

技术领域

本发明与印刷电路板(PCB)的工艺有关，特别是关于一种在印刷电路板上成型微间距(fine-pitch)电路迹线的方法。

背景技术

半导体集成电路元件通常是以印刷电路板或封装基板来承载半导体芯片或其它电子元件，因此所述电路板或基板上必须布置电路迹线来连接芯片或电子元件形成电气导通。而截至目前为止，所述电路迹线大部分均是以蚀刻技术来形成，在所有已知的蚀刻技术中，湿式蚀刻法是最早被采用的，由于该方法经济方便，因此现今仍被大部分业者所采用。所谓的湿式蚀刻法，一般是指在一绝缘基板的板面上预先布置一导电层，然后在欲形成电路迹线的部分导电层表面覆盖一蚀刻阻挡层，继之再以强酸或强碱的蚀刻液将无蚀刻阻挡层的其余导电层予以移除，如此所要的电路迹线即成型于该基板上。

众所周知，前述的湿式蚀刻法所使用的蚀刻液由于具有等向性的蚀刻能力，因此在向下蚀刻过程中会有侧蚀(UnderCut)的现象发生。更详细的说，如果以铜为导电层而蚀刻液为FeCl3时，被蚀刻的区域，除了正面向下的部份外，蚀刻液也会攻击线路两侧的铜面，因而造成状如香菇般的蚀刻缺陷。

目前业界大部分是以蚀刻因子(Etch Factor)作为蚀刻质量的一种指针，蚀刻因子的值高代表着电路迹线的间距可缩小，也就是说高蚀刻因子(Etch Fact)可使电路迹线微间距或超微间距化。请参阅图1，所谓的蚀刻因子是指1/F，而F＝(D1-D2)/2H，当蚀刻因子小的时候，其代表着电路迹线的顶端(D2)小，底端(D1)大，也就是说侧蚀(UnderCut)的现象非常严重，所述情形会使二相邻电路迹线的间隔减小而发生电子迁移(migration)，同时，因为电路迹线的断面并非完整的矩形，因此亦无法布置精细的电路迹线。

为了解决该种缺失，美国专利第5,545,466号所提出的办法是在铜箔层以及绝缘基板之间附加一粒状的(granular)铜质积层，依据该专利案所揭示，该种办法改善效果有限，仅能使蚀刻因子(Etch Factor)增加到4而已。

发明内容

基此，一种可以确实在电路基板上布置微间距电路迹线的方法仍有待被提出，也就是说本发明的主要目的在于提供一种在印刷电路板或封装基板上成型微间距电路迹线的方法，该方法具有较现有方法为高的蚀刻因子(Etch Factor。

本发明的另一目的乃在提供一种微间距电路迹线成型法，其在适用传统的蚀刻液下仍可具有高蚀刻因子。

本发明的再一目的则在提供一种微间距电路迹线成型法，其可缩短蚀刻时间。

为达成前揭的目的，本发明所提供的一种微间距电路迹线成型法包含取用一绝缘基板，于该基板上布置一导电金属层。然后于该导电金属层的一上表面的全部或部份布置一异质层，该异质层的蚀刻率小于该导电金属层。继之，于该异质层上形成一电路迹线图案罩幕层，接着再进行湿式蚀刻，最后再移除该罩幕层以及该异质层，即可形成具有高蚀刻因子的微间距电路迹线。

为达成前揭的目的，本发明所提供的一种微间距电路迹线成型法，包含如下的步骤：取用一绝缘基板；制备一基材，该基材包含有一导电金属层以及一布置于其上的异质层，该异质层的蚀刻率小于该导电金属层，将该基材以该导电金属层面对该基板上板面的方式布置于该基板上；于该基材的异质层上形成一电路迹线图案罩幕层；使用蚀刻液对该异质层与导电金属层进行蚀刻；以及移除该罩幕层以及该异质层。

为达成前揭的目的，本发明所提供的一种微间距电路迹线成型法，包含如下的步骤：取用一绝缘基板；于该基板上布置一导电金属层；于该导电金属层的上表面布置一异质层，该异质层的蚀刻率小于该导电金属层；于该异质层上形成一电路迹线图案罩幕层；将该导电金属层上表面需蚀刻部位上的异质层去除；使用蚀刻液对该导电金属层需蚀刻的部位进行蚀刻；以及移除该罩幕层以及该异质层。

为达成前揭的目的，本发明所提供的一种微间距电路迹线成型法，包含如下的步骤：取用一绝缘基板；于该基板上布置一导电金属层；于该导电金属层上形成一电路迹线图案罩幕层；于该导电金属层不需蚀刻的部位的表面上布置一异质层，该异质层的蚀刻率小于该导电金属层；移除该罩幕层；以蚀刻液进行蚀刻；以及移除该异质层。

本发明的微间距电路迹线成型法的另一特征是可先将该异质层以及该导电金属层制成一基础材后，再布置于基板上。

本发明的微间距电路迹线成型法的又一特征是可于该导电金属层的表面全部布置该异质层，然后于该电路迹线图案罩幕层形成后再将须蚀刻部位上的异质层去除，再接续蚀刻工艺。