[发明专利]半导体装置及半导体结构的制造方法

说明书

技术领域

本发明涉及包括一半导体结晶材料的制作与结构。例如涉及形成于包括一半导体结晶材料的平坦化表面上的较佳的外延成长情形或结构。

背景技术

本节中提供了背景资料并介绍了于下文中所描述及/或所主张权利范围所相关的多个方向的相关信息。此些背景资料的陈述并非为公知技术的解说。

基于晶格不匹配半导体材料(lattice-mismatched semiconductor materials)所具有的高载子迁移率(high carrier mobility)，晶格不匹配半导体材料的整合系为形成如互补型金属氧化物半导体(CMOS)场效应晶体管(FET)的高效装置(high performance device)的一种方法。举例来说，晶格不匹配半导体材料与硅的异质整合情形于许多的装置应用中极为有用。

于如互补型金属氧化物半导体(CMOS)装置中的一异质整合方法采用高迁移率材料以替代硅通道，因而可得到超越装置尺寸限制的高效装置。然而，于装置制造中通常需要进行平坦化，由于非平坦表面可能导致了装置错误及/或于一集成电路的不同装置特性，或于同时制造的装置之间产生不同的装置特性。对于特定的晶格不对称半导体材料的化学机械研磨(CMP)为平滑化材料表面的选择之一。然而，上物化学机械研磨表面需要平滑，且需要避免表面杂质的形成。于制备过程中对于一研磨表面的额外洁净大体不能伤害其表面粗糙度。因此，便需要于一限定或选择性成长的区域(如结晶材料的主动区)内的制造晶格不对称材料的一表面，其可包括适用于后续工艺的平坦化材料。

再者，亦需要降低半导体结晶材料的表面粗糙度(surface roughness)。举例来说，需要于相关半导体装置中降低关于不同深宽比捕捉技术所形成的半导体结晶材料的表面粗糙度。

发明内容

本发明提供了适用于装置制造的半导体结晶材料的方法与设备及/或其制作形成的装置。

一方面，本发明的一实施例可提供适用于装置制作的经平坦化的异质外延区域(如晶片)及/或包括其的装置。

另一方面，本发明的一实施例可提供适用于装置制作的洁净的平坦化异质外延区域及/或包括其的装置。

另一方面，本发明的一实施例可提供具有减少或低的杂质的平坦化异质外延区域及/或包括其的装置。

另一方面，本发明的一实施例可提供具有选择特性的的平坦化异质外延区域及/或包括其的装置。

另一方面，本发明的一实施例可提供适用于装置制作的具有选择特性的的平坦化异质外延区域及/或包括其的装置。

如此，本发明的一实施例的目的之一在于提供了具有减少表面粗糙度的外延成长的半导体结晶材料。

本发明的一实施例的另一目的在于一平坦化(例如不同的)半导体结晶材料处提供具有较少表面粗糙度一半导体结晶材料。

本发明的一实施例的另一目的在于形成具有一减少的表面粗糙度的一外延成长材料于面对另一成长结晶材料的具有较少杂质的一界面上。

本发明的一实施例的又一目的在于提供用于一平坦化半导体结晶材料处的经应变的低缺陷的结晶材料的外延成长的工艺。

本发明的一实施例的另一目的在于提供用于后续程序的具有减少表面粗糙度的一半导体结晶材料的准备程序及/或包括上述表面的半导体装置。

上述目的可特别应用于采用深宽比捕捉技术(ART)的装置中，其包括但非限定于一混合信号应用(mixed signal application)装置、一场效应晶体管、一量子穿隧(quantum tunneling)装置、一发光二极管、一激光二极管、一共振穿隧(resonant tunneling)二极管与一光电(photovoltaic)装置。此些深宽比捕捉装置可具有成长于具有高于一的深宽比(深度/宽度)的开口或限制区域内的结晶材料，其适用于捕捉大多数的缺陷。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合所附的附图，作详细说明如下。

附图说明

图1a为一示意图，显示了采用深宽比捕捉(ART)技术而形成于位于沟槽内的硅锗(SiGe)材料上的应变锗(strained Ge)的剖面情形；

图1b为一示意图，显示了另一深宽比捕捉结构(如用于结晶材料的限制区域)内的限制区域的剖面情形；

图2包括了图2a与图2b，而图2a与图2b分别显示了(a)于沟槽内成长Si_0.2Ge_0.8后以及(b)其于经过化学机械研磨后的扫描式电子显微镜(SEM)影像；