[发明专利]一种集成电路的I/O口的电位上拉电路和下拉电路

说明书

技术领域

本发明涉及一种电位的上拉和下拉电路，尤其是涉及一种集成电路的I/O口的电位 上拉电路和下拉电路。

背景技术

许多集成电路的I/O口需要设置一个默认电平，在没有信号输入的情况下保持电位 的上拉或者下拉。现有的电位上拉的一种简单应用是通过在I/O口接一个固定电阻到电 源VCC上形成，电位下拉的一种简单应用则是通过在I/O口接一个固定电阻到地GND 形成，在该电位上拉和下拉电路中也可以使用MOS晶体管替代固定电阻，如图1a所示 的电位上拉电路和图1b所示的电位下拉电路。图1a所示的电位上拉电路包括NMOS 晶体管N，NMOS晶体管N的漏极和栅极相连接并共同连接到电源VCC上，NMOS晶 体管N的源极与集成电路的I/O口相连接，NMOS晶体管N的衬底接地GND；图1b 所示的电位下拉电路包括PMOS晶体管P，PMOS晶体管P的漏极和栅极相连接并共同 接地GND，PMOS晶体管P的源极与集成电路的I/O口相连接，PMOS晶体管P的衬 底接电源VCC。

在上述现有的电位上拉和下拉电路中可以根据固定电阻的阻值大小，或者根据 MOS晶体管的栅极宽长比来调整电位上拉和下拉电路的驱动能力和频率特性。比如电 位上拉电路的阻抗越小，则电位上拉电路的驱动能力就越强，响应频率就越高，相反电 位上拉电路的阻抗越大，则电位上拉电路的驱动能力就越小，响应频率就越低。但是， 在现有的电位上拉电路中，当I/O口输入低电平时，电源VCC与I/O口之间会经过电位 上拉电路形成电流，产生功耗，若要减小功耗就需要加大电阻或者加大NMOS晶体管 的栅极长度，但这样将会大大增加电位上拉电路的面积，同时还存在更加严重的矛盾： 如果要求I/O口的驱动能力强，且响应频率高，那么电位上拉电路的阻抗就要小，这种 情况下如果I/O口输入低电平，则从电源VCC到I/O口经过电位上拉电路产生的电流就 会很大，功耗必然也会很大。现有的电位下拉电路也存在与电位上拉电路相同的缺点， 显然现有的电位上拉和下拉电路不适合应用于低功耗、高集成度的集成电路中。

发明内容

本发明所要解决的技术问题是提供一种具有较强的抗干扰能力，能够灵活调节电路 的驱动能力和频率特性，同时还能够有效保证静态功耗为零，且适用于低功耗、高集成 度的集成电路中的电位上拉电路和电位下拉电路。

本发明解决上述技术问题所采用的技术方案为：一种集成电路的I/O口的电位上拉 电路，包括第一延时开关控制模块、第一PMOS晶体管、第二PMOS晶体管、第一反 相器、第二反相器、第一电阻和第二电阻，所述的第一电阻的第一端为所述的电位上拉 电路的输入端，所述的第一电阻的第二端分别与所述的第一反相器的输入端和所述的第 二电阻的第一端相连接，所述的第二电阻的第二端分别与所述的第一PMOS晶体管的漏 极和所述的第二PMOS晶体管的漏极相连接，所述的第二PMOS晶体管的栅极与所述 的第一延时开关控制模块相连接，所述的第二PMOS晶体管的源极、所述的第二PMOS 晶体管的衬底、所述的第一PMOS晶体管的源极及所述的第一PMOS晶体管的衬底均 接电源，所述的第一PMOS晶体管的栅极分别与所述的第一反相器的输出端和所述的第 二反相器的输入端相连接，所述的第二反相器的输出端为所述的电位上拉电路的输出 端。

所述的第一延时开关控制模块主要由第五电阻和第一电容组成，所述的第五电阻的 第一端接电源，所述的第五电阻的第二端与所述的第一电容的正端相连接，所述的第一 电容的负端接地，所述的第五电阻的第二端与所述的第一电容的正端的公共连接端为所 述的第一延时开关控制模块的输出端。