[发明专利]电平转换电路

说明书

技术领域

本发明涉及电平转换电路(Level shift circuit)，尤其涉及一种低电平信号转换成高电平信号的电平转换电路。

背景技术

在复合电源电路尤其是SOC系统中，各电路单元的供电电压并不完全一致，难以统一，各电路单元之间的信号传输，需要经过转换，才能进行沟通；此外为了节省能耗，通常需要降低芯片内部的工作电压(例如1.2V)，但芯片与芯片之间传输信号时，仍需要在较高的电压(例如3.3V～5V)下进行。因此，必须使用电平转换电路作为芯片、电路单元的输入输出接口设备，以实现上述信号的电平转换。

在数字电路中，常利用CMOS反相器组成电平转换电路。例如图1提供了一种现有的电平转换电路，包括：整形电路100，用以接收较高电平的输入信号，对所述输入信号进行整波；输出电路200，用以将整波后的输入信号转换成较低电平的输出信号。其中整形电路100包括串接的两级反相器单元，各反相器单元的高位端连接至低电平线VDDL，低位端连接至地线；输出电路200也包括串接的两级反相器单元，其中，第二级反相器单元为CMOS反相器，其高位端连接至高电平线VDDH，低位端连接至地线；第一级反相器单元包括一对PMOS晶体管以及一对NMOS晶体管，该对PMOS晶体管的漏极互相与对方的栅极连接，源极与高电平线VDDH连接，该对NMOS的源极均接地，漏极分别与该对PMOS晶体管的漏极连接，且栅极分别与整形电路的最后级反相器单元的输入端以及输出端连接，而栅极与整形电路的最后级反相器单元输出端连接的NMOS管，其漏极作为该级反相器单元的输出端与输出电路的第二级反相器单元连接。

上述电路中，输出电路200的晶体管均采用厚栅晶体管，耐压高，阈值电压也较高，但开启、响应速度较慢。而整形电路100的晶体管则均为薄栅晶体管，耐压性差，阈值电压相对较低，但开启、响应速度相对较快。

图1所述电路的工作原理如下：假设输入信号为方波，则所述输入信号经过整形电路100的两级反相器单元后，输出一个高位电平为VDDL，低位电平为0的方波，且与输入信号同相。所述方波再经由输出电路200的两级反相器单元后，输出一个高位电平为VDDH，低位电平为0的方波。上述过程即将高位电平为VDDL的低电平信号转化成了高位电平为VDDH的高电平信号。如果忽略反相器单元电路的延迟，最终的输出信号应当也与输入信号同相。

现有的电平转换电路存在如下问题：输出电路200中，为了承受高电平线VDDH上的高工作电压，各级反相器单元均采用了耐高压的厚栅晶体管。为便于说明，假设输出电路200的第一级反相器单元中NMOS对即电位下拉晶体管为M1以及M2，其中M2晶体管的漏极为该级反相器单元的输出端，上述M1以及M2的栅极分别连接至整形电路100最后级反相器单元的输入端或者输出端。因此则M1或M2的栅极与衬底的电势差最大仅为VDDL。上述电势差可能小于厚栅晶体管的开启阈值电压，将导致M1或M2无法开启，使得该级反相器单元产生逻辑错误，，进而导致整个电平转换电路失效。即使M1以及M2能够开启，其开启速度也较慢，造成电路延迟过大。

发明内容

本发明解决的问题是提供一种电平转换电路，响应速度快，电路延迟小，解决现有电平转换电路中输出电路第一级反相器单元容易产生逻辑错误且电路延迟较大的问题。

本发明提供的电平转换电路，用于将高电平的输入信号转换成低电平的输出信号，其特征在于，包括：

高电平线、低电平线以及地线；

整形电路，耦合于低电平线与地线之间，包括偶数级串接的反相器单元；

输出电路，耦合于高电平线与地线之间，包括偶数级串接的反相器单元，其中第一级反相器单元包括一对PMOS晶体管、第一对NMOS晶体管以及第二对NMOS晶体管，该对PMOS晶体管的漏极互相与对方的栅极连接，源极与高电平线连接，所述第一对NMOS晶体管分别与第二对NMOS晶体管串连，且串连的NMOS晶体管的栅极相互连接，所述第一NMOS晶体管的源极均接地，第二对NMOS晶体管的漏极分别与该对PMOS晶体管的漏极连接，所述第二对NMOS晶体管的栅极分别与整形电路的最后级反相器单元的输入端以及输出端连接，而栅极与整形电路的最后级反相器单元输出端连接的NMOS晶体管，其漏极作为该级反相器单元的输出端与输出电路的第二级反相器单元连接；

所述第二NMOS晶体管为耗尽型厚栅晶体管，第一NMOS晶体管为薄栅型晶体管。