[发明专利]电源钳位电路

说明书

技术领域

本发明涉及集成电路静电保护电路设计领域，尤其涉及一种用于静电保护电路的电源钳位电路。

背景技术

集成电路在制造、装配、测试或最终的应用中，很容易遭受到制造或者使用过程中的破坏性静电放电(ESD)，从而使得集成电路受到静电的损伤。因此通常在集成电路中，通常会形成ESD保护电路，从而使得输入/输出焊垫(I/O pad)耦接有可以将I/O pad上的静电释放的放电单元，从而可以将I/O pad上的静电释放掉，减小静电对集成电路带来的损伤。例如在申请号为“01807873.7”的专利文献中公开了一种静电放电(ESD)保护电路。另外，在现有技术中也存在大量的ESD保护电路，下面以两种现有具体的ESD保护电路为例进行说明。

如图1所示，在集成电路中，电源线VDD、地线GND为芯片提供工作或驱动电源，通常地线GND的电位由于接地，因此较为稳定，而电源线VDD上则可能因为受到ESD静电脉冲，电位容易波动。当电源线VDD上的电位过大时，将对芯片造成永久性损坏。为了避免电源线VDD因为ESD静电脉冲而电位过高，通常在电源线VDD以及地线GND之间设置钳位电路，所述钳位电路能够将电源线VDD的电位限制在特定范围内，而实现ESD保护的功能。图1所示电路中，采用栅接地NMOS(Gate-ground NMOS，GGNMOS)形成钳位电路。

图2为图1所示电路的半导体结构剖面图，所述GGNMOS包括P型衬底100；位于衬底表面的栅极21；分别位于栅极21两侧衬底内、掺杂类型为N型的源极22以及漏极23。将所述衬底10、源极22、栅极21均连接地线GND，而将漏极23连接至电源线VDD。根据上述接法，GGNMOS是无法形成沟道导通的，但源极22、漏极23以及衬底10构成了一个寄生的NPN三极管结构。该电路的工作原理是：漏极23作为集电极、源极22作为发射极、衬底10作为基极，基区宽度即GGNMOS的沟道长度。当电源线VDD上的电位位于正常的工作状态时，所述GGNMOS关闭，且其中的寄生NPN三极管也不会导通；当电源线VDD上受到ESD静电脉冲而导致瞬时电位过高时，将触发所述寄生NPN三极管产生漏电流，使得电源线VDD与地线GND之间导通，电源线VDD的电位将被迅速拉低直至上述NPN三极管关闭，从而实现对电源线VDD的钳位，进一步达到ESD静电保护的目的。

上述钳位电路存在的问题是：仅仅依靠单个GGNMOS，对电源线VDD的钳位能力较小，因此通常会采用多根GGNMOS并联的结构。而由于GGNMOS的寄生NPN三极管的触发电压很高，多根GGNMOS并联结构的导通均匀性很差，当电源线VDD受到的ESD静电脉冲能量时，所有的寄生NPN三极管并不能全部导通放电，容易损坏部分GGNMOS，导致钳位电路失效。

图3提供了另一种现有的用于ESD静电保护的双NMOS电源钳位电路，图4为图3所示电路的半导体结构剖面图。结合图4以及图3所示，所述电源钳位电路包括两个串联且共衬底的NMOS，其中第一NMOS的栅极31以及、源极32、以及衬底10连接至地线GND，漏极33与第二NMOS的源极42连接，所述第二NMOS的栅极41连接至固定电位线Vcc、漏极43连接至电源线VDD。

该电路的工作原理是：第二NMOS的栅极41连接至固定电位线Vcc，始终处于开启状态，而第一NMOS为GGNMOS，始终处于关闭状态。当电源线VDD上的电位位于正常的工作状态时，由于第一NMOS关闭，电源线VDD与地线GND之间不导通；当电源线VDD上受到ESD静电脉冲而导致瞬时电位过高时，将触发电源线VDD到地线GND的寄生NPN三极管产生漏电流，使得电源线VDD与地线GND之间导通，从而拉低电源VDD的电位直至上述NPN三极管关闭。由于第二NMOS的栅极41电位固定，因此第二NMOS的源极41与第一NMOS的漏极33连接的节点处的电位在正常工作时将被迅速拉低至Vcc-Vth，其中Vth为第二NMOS的阈值电压，进而能够保护第一NMOS电路。上述电源钳位电路的特点是均采用低电压MOS管，却能够在正常工作时承受较高的工作电压。

上述钳位电路存在的问题是：从电源线VDD到地线GND的寄生NPN三极管的基区宽度较长，使得所述寄生NPN三极管的触发导通电压过高。降低了对ESD静电脉冲的敏感度，如果不能及时响应ESD静电脉冲，可能使得钳位电路尚未工作，芯片即遭到静电损伤。

发明内容

本发明解决的问题是提供一种电源钳位电路，触发电压较低，可即时响应ESD静电脉冲工作，同时还能够承受较高的工作电压的特点。