[发明专利]一种半导体器件及其制造方法

说明书

技术领域

本发明通常涉及一种半导体器件的制造方法及其结构，具体来说涉及一种结合嵌入式金属源极/漏极技术和低肖特基势垒源极/漏极技术的半导体器件及其制造方法。

背景技术

目前，针对源极/漏极工程的研究包括，超浅低阻PN结源/漏技术、低肖特基势垒金属源/漏技术及抬升源/漏技术等。

其中，超浅低阻PN结源/漏技术对加工工艺要求很高，不仅需要低能离子注入来实现超浅低阻源/漏极，而且还要承受1000度左右的高温退火实现掺杂离子激活。高温下的退火工艺不仅会对高k栅介质和金属栅的可靠性产生影响，而且还很容易造成由于离子扩散引起的源极和漏极贯通等问题。

另一方面，针对低肖特基势垒金属源/漏极技术，如何在减小源/漏极电阻的情况下降低肖特基势垒高度也是一个很大的挑战。目前，通常的做法是在源/漏极处的半导体衬底上淀积一层金属层，如Ni和NiPt合金，之后通过退火工艺使金属层和半导体衬底反应生成金属硅化物，如NiSi和NiPtSi等。在此基础上，通过离子注入和杂质分凝的方法进行肖特基势垒的调控。该方法需要精细的工艺条件，不仅对淀积金属的厚度、退火时间和温度等参数有很大的要求，而且对金属在沟道方向的扩散控制问题也提出了很高的要求。此外，低肖特基势垒源/漏极技术中的源/漏极寄生电阻的降低问题也是一个急待解决的挑战。

对于抬升源/漏技术，主要的工艺流程是，在半导体衬底上先形成一栅极结构，之后在源/漏极处的半导体衬底上进行轻掺杂离子注入，然后在栅极两侧形成一绝缘层侧墙。在此结构上，在源/漏极上通过外延生长的方法形成抬升源/漏极层，如GeSi和SiC等。另一种抬升源/漏工艺的制备方法是，在后栅 工艺中(gate last process)，在源/漏极区域，通过外延生长的方法嵌入式引入半导体硅化物或碳化物，如GeSi和SiC等。以上抬升源/漏极技术虽然在一定程度上实现了源/漏极电阻降低和应力增强等指标，但由于外延层中固有的掺杂浓度限制和接触电阻等问题，仍需要对器件的结构和制备工艺进行优化，以期进一步减小源/漏极的寄生电阻，并优化由器件结构和工艺引起的迁移率增强。

发明内容

鉴于上述问题，本发明提供一种结合嵌入式金属源/漏极技术和低肖特基势垒技术的MOS晶体管结构及其制造方法。其中，该方法包括：提供衬底；在衬底上形成栅堆叠；覆盖所述器件形成内层介电层；对栅堆叠两侧的内层介电层及其下方的衬底进行刻蚀，以分别形成属于源极区和漏极区的凹槽；在凹槽内沉积形成金属扩散阻挡层；对凹槽进行进行金属填充以形成源极区和漏极区。此外，本发明还提供了一种半导体器件，包括：衬底；在衬底上的栅堆叠；覆盖所述器件的内层介电层；在栅堆叠两侧的内层介电层及其下方的衬底中形成的属于源极区和漏极区的凹槽；以及在凹槽中形成的金属扩散阻挡层和金属填充物。

在本发明中，通过对半导体衬底上的源极和漏极区域进行刻蚀和金属填充，实现嵌入式金属源/漏极代替传统的PN结源/漏极。通过本发明，不仅可以减小MOS器件中源/漏极的寄生电阻并增强源/漏极对沟道的应力，而且还可以降低工艺温度，提高高k栅介质和金属栅的工艺兼容性。

附图说明

图1示出了根据本发明的实施例的半导体器件的制造方法的流程图；

图2-12示出了根据本发明的一个优选实施例的半导体器件的不同阶段的示意性截面图；以及

图13-23示出了根据本发明的另一个优选实施例的半导体器件的不同阶段的示意性截面图。

具体实施方式

下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。

第一实施例