[发明专利]半导体存储设备的数据输出电路

权利要求书

1.一种半导体存储设备的数据输出电路，包括：

管道锁存单元，配置为储存输入的并行数据，并且响应于多个对齐控制信号而对储存的数据进行对齐以输出串行输出数据；以及

对齐控制信号发生单元，配置为响应于突发类型信息和种子地址组，产生所述多个对齐控制信号，

其中，所述对齐控制信号发生单元产生所述对齐控制信号，以在交换模式中对数据进行交换，在该交换模式中，所述突发类型为某种类型并且所述种子地址组的位具有某种值。

2.根据权利要求1所述的数据输出电路，其中，所述管道锁存单元包括多路复用单元，该多路复用单元包含多个单元多路复用器，该多个单元多路复用器的数量与所述对齐控制信号的数量一致。

3.根据权利要求2所述的数据输出电路，其中，所述单元多路复用器并联耦合以形成一级多路复用单元。

4.根据权利要求1所述的数据输出电路，其中，所述种子地址组包括在读操作中被提供有读命令的列地址的一些位。

5.根据权利要求1所述的数据输出电路，其中，所述交换模式包括一种情形，在该情形中，突发类型设置为顺序型，并且在时钟信号的下降时刻所述种子地址组的第一信号具有第一逻辑电平。

6.根据权利要求1所述的数据输出电路，其中，所述对齐控制信号发生单元包括：

地址解码单元，配置为通过对所述种子地址组的第二信号和第三信号进行解码，产生多个初始值设置信号；

对齐控制信号输出单元，配置为基于所述初始值设置信号来设置初始值，并且每当时钟信号跳变时，顺序地输出所述初始值设置信号作为所述对齐控制信号；

交换控制单元，配置为接收突发类型选择信号、所述种子地址组的第一信号和所述时钟信号以产生交换控制信号，所述交换控制信号在所述交换模式中被使能；以及

交换单元，配置为响应于所述交换控制信号，在所述交换模式中选择性地对所述对齐控制信号执行交换操作以交换数据。

7.根据权利要求6所述的数据输出电路，其中，所述对齐控制信号发生单元还包括：初始化单元，配置为产生用于在初始时刻将所述对齐控制信号输出单元复位的初始化信号。

8.根据权利要求7所述的数据输出电路，其中，响应于列存取选通CAS潜伏时间信号和所述时钟信号，确定所述初始时刻，所述列存取选通CAS潜伏时间信号在相对于CAS潜伏时间的某个时间被激活。

9.根据权利要求7所述的数据输出电路，其中，所述对齐控制信号输出单元包括多个信号发生器，所述多个信号发生器的数量与所述对齐控制信号的数量一致，其中，所述信号发生器中的每一个信号发生器包括多个D触发器，该多个D触发器配置为基于所述初始值设置信号来设置初始值，并且每当时钟信号跳变时，顺序地输出所述设置的初始值作为所述对齐控制信号。

10.根据权利要求7所述的数据输出电路，其中，通过响应于所述初始化信号锁存所述种子地址组的第一信号、将所述锁存的第一信号与所述时钟信号同步以及对所述同步锁存的第一信号和所述突发类型选择信号进行同步，所述交换控制单元产生所述交换控制信号。

11.一种半导体存储设备的数据输出电路，包括：

管道锁存单元，配置为储存输入的并行数据，并且响应于多个偶对齐控制信号而对所述储存的数据中的偶数据进行对齐以输出第一输出数据，以及响应于多个奇对齐控制信号而对所述储存的数据中的奇数据进行对齐以输出第二输出数据；以及

对齐控制信号发生单元，配置为响应于突发类型信息和种子地址组，产生所述的多个偶对齐控制信号和多个奇对齐控制信号，

其中，所述对齐控制信号发生单元在正常模式中输出所述偶对齐控制信号作为所述奇对齐控制信号，以及在交换模式中，通过对所述偶对齐控制信号进行交换，输出所述奇对齐控制信号。

12.根据权利要求11所述的数据输出电路，其中，所述管道锁存单元包括：

偶数据对齐单元，配置为响应于所述多个偶对齐控制信号，对所述储存的数据中的偶数据进行对齐以输出第一输出数据；以及

奇数据对齐单元，配置为响应于所述多个奇对齐控制信号，对所述储存的数据中的奇数据进行对齐以输出第二输出数据。