[发明专利]集成电路中的错误检测

说明书

技术领域

本发明涉及集成电路中使用错误检测的设备和方法。

背景技术

在半导体电子中，公知以使电路工作于尽可能高的工作频率并且尽可能低 的电源电压的方式来调整数字电路的工作参数，例如基于静态逻辑。然而，由 于在制造该集成半导体电路中工艺的变化以及由于性能下降，例如老化所导致， 通常有必要引入时序裕度(timing margin)，其确保该电路即使在最坏情况下仍 可工作，例如由老化和工艺变化引起的严重性能下降的情况。

据此，存在对允许在集成电路中估计时序裕度的有效方法及设备的需求。

发明内容

根据本发明的一个实施例，提供了电子设备，其包括基于工作时钟信号工 作的集成电路，错误检测电路，以及与该错误检测电路耦合的控制电路。该控 制电路被配置为从该集成电路的额定工作频率开始增大该工作时钟信号的频 率，以便估计该错误检测电路检测错误时的频率增量，并将该工作时钟信号的 频率重置为额定工作频率。

附图说明

图1示意性图示出根据本发明实施例的电子设备电路。

图2示意性图示出根据本发明实施例增大集成电路工作频率的示范性过程。

图3示意性图示出图2过程中的进一步细节。

图4示意性图示出根据本发明实施例增大集成电路工作频率的另外过程。

图5示意性图示出图4过程中的进一步细节。

图6示意性图示出图1电路中的错误检测器。

图7示意性图示出根据本发明另外实施例的电子设备电路。

图8示意性图示出图7电路中的错误检测器。

图9示出用于说明根据本发明实施例的方法的流程图。

具体实施方式

下面，将参考附图进一步详细解释本发明实施例。应该理解，说明书仅用 于解释本发明基本原理的目的，而不应理解为限定的意思。而且，应该理解本 发明的范围仅由权利要求限定，而不应认为由此后描述的实施例及示例所限定。

在全部说明书及附图中，相似或对应的部件由相同的附图标记标明。这里， 应该理解图示的结构仅为说明性的及示意性的，任何图示或描述为两个功能模 块、设备、部件或其它物理或功能元件之间的直接连接或耦合，也可以间接连 接或耦合来完成。

此后描述的实施例涉及允许估计时序裕度的方法和电子设备。该电子设备 可基于一个或多个集成电路实现。在一些实施例中，图示的功能可在单个集成 电路中实现。

图1示意性地图示出根据本发明实施例电子设备的电路。作为示例，该电 路被图示为包括二个信号路径110。在附图中，仅图示了该信号路径110的一部 分，应该理解，通常，信号路径将通过多个电路元件并且在集成电路的信号输 入端和信号输出端之间延伸。此外，应该理解可以提供不同数量的信号路径110， 例如仅一个信号路径110或多于二个信号路径110。

如进一步的图示，该电路包括时钟信号源120。在图示的实施例中，该时钟 信号源120基于锁相环(PLL)实现。在其它实施例中，该时钟信号源可以基于 延迟锁定环(DLL)实现。该时钟信号源120产生用于集成电路的工作时钟信号 CLK，该集成电路包括该信号路径110。该工作时钟信号CLK的频率作为该时 钟信号源120的输出，基于频率控制信号FRQ设定。根据一个实施例，该时钟 信号源120为数字方式实现，例如基于数字PLL或数字DLL，并且该频率控制 信号FRQ为数字信号。这允许对该工作时钟信号CLK频率的高精度调整。可 将该工作时钟信号CLK的频率设定为与针对例如在数字表等中的集成电路的额 定工作频率一致。

该电路进一步包括频率控制寄存器160，其存储代表将由该时钟信号源120 调整的频率的信号值。

如进一步的图示，该电路包括错误检测电路200。该错误检测电路200被配 置为检测在具有信号路径110的集成电路中发生的错误。该错误检测电路200 产生错误信号ERR，其指示该错误检测电路200是否检测到错误。