[发明专利]芯片堆叠封装结构及其制造方法

说明书

技术领域

本发明是有关于一种半导体封装结构，且特别是有关于一种堆叠封装结构。

背景技术

随着电子产品功能与应用的需求的急遽增加，封装技术亦朝着高密度微小化、单芯片封装到多芯片封装、二维尺度到三维尺度的方向发展。其中系统化封装技术(System In Package)是一种可整合不同电路功能芯片的较佳方法，其利用表面粘着(Surface Mount Technology；SMT)制程将不同的芯片堆叠整合于同一基板上，借以有效缩减封装面积，具有体积小、高频、高速、生产周期短与低成本的优点。

请参照图4，图4是根据一已知的芯片堆叠封装结构700所绘示的结构剖面图。芯片堆叠封装结构700包括基板510、第一芯片520、第二芯片530以及多条打线540和550。其中第一芯片520固设于基材510之上，并通过打线540与基材510电性连接。第二芯片530堆叠于第一芯片520之上，且通过打线550与基板510电性连接。

然而，由于叠设于上层的芯片，例如第二芯片530，必须迁就下层芯片(第一芯片520)的打线(打线540)配置，因此上层芯片(第二芯片530)尺寸必须小于下层芯片。同时也限制了芯片堆叠的数量与整体厚度的弹性。又因为上层芯片的尺寸较小，必须延长打线550的配线长度并扩大其线弧，方能使其与基材510电性连接。当后续进行压模制程时，该些被延长的打线容易受到冲移，而出现短路的现象，影响制程良率。

请参照图5，图5是根据另一种芯片堆叠封装结构800所绘示的结构剖面图。芯片堆叠封装结构800包括基板610、第一芯片620、第二芯片630、多条打线640和650以及位于第一芯片620和第二芯片630之间的虚拟芯片660。其中第一芯片620叠设于基板610上，并通过打线640使第一焊垫670与基材610电性连接。虚拟芯片660叠设于第一芯片620之上。第二芯片则叠设于虚拟芯片660之上，并通过打线650使第二焊垫680与基材610电性连接。通过尺寸小于第一芯片620的虚拟芯片660的设置，不仅可在第一芯片620和第二芯片630之间，提供足够的布线空间与线弧高度，以容纳打线640，而且不会限制上层芯片(第二芯片630)的堆叠尺寸。因此第二芯片630的尺寸实质等于第一芯片620的尺寸。

然而虚拟芯片的设置，不仅会增加芯片堆叠的厚度，且徒增制程成本，更限制了结构微小化与高密度的趋势。

因此有需要提供一种良率高、制程低廉且不会限制封装密度的芯片堆叠封装结构。

发明内容

本发明的一目的在提供一种芯片堆叠封装结构(chip-stacked packagestructure)。该芯片堆叠封装结构包含一主要基板模块、一第一中继基板模块以及一封胶树脂。主要基板模块包含一基板以及一第一芯片。基板具有一第一表面与相对的第二表面，第一表面上设置有一第一芯片接合区以及多个第一焊垫。第一芯片具有一第一有源面与一第一晶背，第一有源面上系具有多个第一凸块，并以其第一凸块覆晶接合于基板之第一芯片接合区。第一中继基板模块包含一第一中继基板以及一第二芯片，第一中继基板还包含一核心层、一图案化线路层以及一焊罩层。核心层具有多个第一开孔(through hole)与一第一容置空间，第一容置空间容置第一芯片，而多个第一开孔内设置有至少一第一介层导通材(via plug)以与基板的第一焊垫接合。图案化线路层形成于核心层上且与至少一介层导通材电性连接。焊罩层覆盖设置于该少一图案化线路层上，且第一焊罩层具有至少一开口以暴露部分至少一图案化线路层以形成一第二芯片接合区。第二芯片具有一第二有源面与一第二晶背，第二有源面上设置有多个第二凸块，并以第二凸块覆晶接合于该第一中继基板上焊罩层的第二芯片接合区中。封胶树脂包覆主要基板模块以及第一中继基板模块。

在本发明的一实施例中，该第一中继基板的焊罩层上设有多个第二开孔，以暴露出部分的图案化线路层形成有至少一第二焊垫。

在本发明的一实施例中，还包含一第二中继基板模块，其具有与第一中继基板相同的构件，第二中继基板垂向堆叠于第一中继基板模块的第一中继基板上以形成上下层堆叠结构，且该第二中继基板模块的该些第二焊垫电性连接至该第一中继基板。在本发明的一实施例中，该第一中继基板的第一介层导通材与基板的第一焊垫之间设有第一焊锡，以提供较佳的结合性，其中该第一焊锡的材质较佳的可为锡铅或无铅等焊料材质。

在本发明的一实施例中，还包含该多个焊球(solder bump)设置于该基板的该第二表面。