[发明专利]半导体集成电路器件的制造方法无效

申请号：	201010155938.2	申请日：	2010-04-08
公开（公告）号：	CN101866862A	公开（公告）日：	2010-10-20
发明（设计）人：	牧浩;伊势诚	申请（专利权）人：	瑞萨电子株式会社
主分类号：	H01L21/50	分类号：	H01L21/50;H01L21/56;H01L21/60
代理公司：	北京市金杜律师事务所 11256	代理人：	王茂华;陈宇萱
地址：	日本神***	国省代码：	日本;JP
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摘要：
搜索关键词：	半导体集成电路器件制造方法
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【说明书】：

相关申请的交叉引用

在此通过引用并入提交于2009年4月9日的日本专利申请号2009-94517的全部内容，包括其说明书、附图和摘要。

技术领域

本发明涉及有效地应用于半导体集成电路器件(或称半导体器件)的制造方法中的管芯键合技术的技术。

背景技术

日本专利公开号2009-27054(专利文献1)公开了一种倒装芯片键合方法，其通过在具有半导体芯片的块电极的器件表面上方提供粘附膜的状态中、以及在芯片被键合到布线衬底上从而使器件表面朝向布线衬底主表面的状态下，施加静态气压和加热来固化粘附膜。

发明内容

近来，在诸如存储器器件和SIP(系统级封装)产品等半导体器件中，在多层有机布线衬底(所谓的“衬底产品”)的器件安装表面上的矩阵中，提供有器件区域(单位器件区域)。继而，采用了在每个器件区域中将半导体芯片层叠和管芯键合为类似台阶的形状(例如，2到16层)的方法，以便实现较高的集成。

在这种管芯键合中，尽管在半导体芯片的背面提供有诸如DAF(管芯附接膜)的粘附剂层，但是在上述管芯键合过程或者随后的过程中，需要确保粘附剂层的粘附状态。这是因为，下层中的小空隙可能影响上层，从而产生大空隙，这将导致压力键合失败，最终导致回流断裂。因此，需要执行临时压力键合，并继而执行层叠处理(主压力键合)以抑制空隙。在这种情况下，通常加热芯片，同时利用增压部件从上向下挤压芯片，从而增进粘附剂的硬化。

然而，根据本申请发明人的分析，通过这种机械增压方法，由于芯片在层叠芯片的层叠处理中变得较薄，显然会出现各种问题。也即，问题包括：芯片在悬垂状态中的部分损坏、由弯曲和不均匀增压导致的芯片位置偏移等。此外，还存在另一问题，即压力没有有效地作用，并且无法在没有上层芯片的情况下对下层芯片执行安全的层叠处理。在仅执行键合的情况下，类似地，无法对悬垂状态中的芯片施加大压力。此外，需要抑制由夹头吸附孔导致的空隙。

本发明已经实现了解决这些问题。

本发明是根据上述情况进行的，其提供用于高质量半导体集成电路器件的制造工艺。

通过本说明书的描述以及附图，本发明的其他目的和新特征将变得易见。

下文简要阐释了本申请中公开的发明的典型发明的要点。

也即，本申请的一个发明是：在衬底产品的管芯键合过程中，在对电路衬底上的多个半导体芯片进行层叠和临时压力键合之后，通过静态气压来执行层叠处理。

下文简要阐释了通过本申请中公开的发明中的典型发明所取得的效果。

也即，由于层叠处理是在衬底产品的管芯键合过程中对电路衬底上的多个半导体芯片进行层叠和临时压力键合之后通过静态气压来执行的，因此可以施加均匀的压力，即使顶层芯片和下层芯片彼此偏移地被键合也是如此。

附图说明

图1是示出在本申请实施方式中的半导体集成电路器件制造方法中的整体组装过程的流程的工艺流程图；

图2是示出作为本申请实施方式中的半导体集成电路器件制造方法的重要部分的管芯键合过程的细节的工艺流程图；

图3是本申请实施方式中的半导体集成电路器件制造方法中所使用的管芯键合器的示意性前视图；

图4是示出图3的管芯键合器中的管芯键合头的底部部分中提供的吸附夹头的结构的剖面图；