[发明专利]半导体装置

说明书

本申请属分案申请，其母案的申请号为200610084114.4。该母案的申请日为2006年5月23日。

技术领域

本发明涉及半导体存储装置，尤其涉及存储器单元包含反相锁存器的静态半导体存储装置(SRAM：静态随机存取存储器)。更具体涉及静态半导体存储装置中在低电源电压下也能稳定进行数据的写入/读出的结构。

背景技术

伴随精密化技术的发展，晶体管一旦被精密化，由其可靠性及耗电的观点需要对应精密化的电压定标。但随着精密化，制造参数变动的影响变大，且构成存储器单元的晶体管阈值电压的偏差变大，其动作容限下降，也在低电源电压下难以稳定地进行读出与写入。

为此提出各种以在这样的低电源电压下，SRAM(静态随机存取存储器)中稳定地进行数据的写入/读出为目的结构。

例如现有文献1(日本特开2002-042476号公报)所示结构中，数据读出时，作为工作电源电压向SRAM单元供给与外部电源电压同一电压电平的电压，而在数据写入时，作为工作电源电压向存储器单元供给低于外部电源电压的电压(VCC-VTH)。在数据写入时，用字线选择的存储器单元的静态噪声容限(SNM)下降，使保持数据的反相容易，并提高写入容限。

另外，在现有文献2(日本特开2004-303340号公报)中，公开了以SRAM单元列为单位控制基板(背栅极)电位，并通过使选择列的存储器单元背栅极电位在数据写入时与数据读出时不同，将数据写入高速化的结构。当数据写入时，将源极-背栅极间设定为较深的反向偏置状态，增大背栅极效果，并减小存储器单元的静态噪声容限，以高速进行数据写入。读出时，将存储器单元晶体管的背栅极-源极间设成较浅的偏置状态，增大静态噪声容限，并稳定地保持数据。

另外，在现有文献3(日本特开2004-362695号公报)中，公开了以SRAM单元列为单位，设定对存储器单元供给高侧与低侧电源电压的VDD/VSS源极线电压电平的结构。即，在待机状态时与数据写入时，将电源电压VDD/VSS的电平，设定成存储器单元晶体管的栅极-源极间电压的绝对值变小的状态，并防止栅极泄漏电流，减少写入及待机时的消耗电流。另一方面，在读出动作时，将选择列的VDD/VSS源极线电位，设定成存储器单元晶体管的栅极-源极间电压的绝对值变大的状态，增大存储器单元晶体管的电流驱动力，实现数据的高速读出。

在现有文献1所示结构中，存储器单元阵列的存储器单元上，作为存储器单元的内部电源电压共同供给来自电压供给电路的电压。因而，在写入周期时，通过降低存储器单元的内部电压(工作电源电压)，能够改善写入容限。与由行解码器选择而激活的字线连接的所有存储器单元内部电压下降。因而，由列解码器选择的列的写入对象的存储器单元，因静态噪声容限减小而能够容易进行写入。但在此时非选择列且选择行的非写入对象的存储器单元的静态噪声容限也同时降低，成为容易发生数据写入(保持数据的反相)的状态。因而，该选择行且非选择列的存储器单元的读出容限(静态噪声容限)降低，因位线电流(列电流)而数据反相，可能丢失存储数据。

在现有文献2所示结构中，以列为单位，变更基板电位，从而改善写入容限。为进行选择列及非选择列的基板电位的设定控制，采用列地址信号。为了列单位下的电压控制，基板区域由与1列存储器单元公共的阱区域形成，其电阻与电容较大。尤其在存储器电容增大时，1列上排列的存储器单元数量变大。在该状态下，为了抑制基板区域的布线电阻和电容，最好将用以切换基板电位的开关元件配置在各列上多个部位。这时，为了切换基板电位，需要对基板电位切换用开关元件配置列选择用的列地址信号的布线。结果，增加布线数，布线布局面积增大，相应地、存储器单元阵列的面积也增大。另外，为了将列地址信号(列选择信号)高速传递到基板电位切换用开关元件，额外需要驱动电路等，增大了电路规模并增大消耗电流。由于传达控制基板电位切换用开关元件的信号的布线长度变长，开关元件控制信号传达线的充放电电流变大，发生耗电增加的问题。

另外，需要进行基板电位变更的定时与列地址信号的变化定时的调整，并在存储器单元的静态噪声容限降低的状态下，进行对存储器单元的数据写入，产生定时设计困难的问题。