[发明专利]锁相环电路

说明书

技术领域

本发明有关一种锁相环电路(Phase Lock Loop，PLL)电路，更具体地，是关于一种既可节省电路面积又具有低KVCO的PLL电路。

背景技术

PLL代表锁相环电路，且基本为闭环路频率控制系统，其中操作基于反馈信号与参照信号之间的相位差的相位敏感侦测(phasesensitive detection)。PLL电路回应频率与相位输入信号两者，其自动提升或降低受控振荡器(controlled oscillator)的频率，直到反馈信号的频率与相位都与参照信号匹配。简单说来，PLL比较两个信号的频率来产生控制信号，控制信号与两个输入频率的差成比例(proportional)。控制信号用来驱动受控振荡器(controlled oscillator)，例如压控振荡器(Voltage-Controlled Oscillator，VCO)，其中压控振荡器产生输出频率。输出频率经过除频器(frequency divider)重新回到系统输入端，以产生负反馈环路。若输出频率有偏移，控制信号会提升，驱动频率往相反方向变化，从而减少误差。因此，输出频率就被锁定于参照信号的频率。参照信号可从晶体振荡器(crystal oscillator)获得，参照信号的频率非常稳定。

PLL电路广泛应用于无线、电信、电脑及其它电子应用中。它们能产生稳定的频率，将信号从嘈杂的通信通道中还原，或者将时钟时序脉冲(clock timing pulses)分配(distribute)在数字逻辑设计中，例如微处理器中。具有低增益值K的受控振荡器(即VCO的KVCO)的PLL具有数个优点。首先，由控制电压V_ctrl的噪声，例如参照信号杂散(reference spur)，电源噪声耦合(power noise couple)产生的抖动(jitter)，会被最小化。第二，既定频宽下可节省环路滤波器电容大小。如此，抖动性能与面积都会从低KVCO的PLL设计中获益。可是，若可用的V_ctrl的范围较小，低KVCO的PLL会导致较小频率调整范围，这种情形在先进技术中很可能发生。举例来说，在一个单纯的1.2V设计中，最大可用的V_ctrl范围仅大约0.6V。为了克服工艺变化与适应GHz水平的输出频率，就无法获得低KVCO，且KVCO不可避免达到几个GHz/Volt的范围。因此，需要一种能够解决上述问题，节省面积又具有低KVCO的PLL电路。

发明内容

为了解决锁相环电路的电路面积与高速处理的技术问题，本发明提供一种锁相环电路，可以节省电路面积且操作于较高速度。

本发明提供一种锁相环电路，包含：相位频率侦测器，侦测反馈信号与参照信号之间的相位差，并回应侦测的相位差产生相位差信号；电荷泵，基于相位差信号输出电流信号，其中电荷泵包含至少一个核心装置；有源环路滤波器，接收并转换电流信号为控制信号，其中有源环路滤波器的操作电压比电荷泵的操作电压高；受控振荡器，接收控制信号并回应控制信号产生输出信号；以及反馈除频器，接收输出信号来产生反馈信号。

本发明另提供一种锁相环电路，包含：相位频率侦测器，侦测反馈信号与参照信号之间的相位差，并回应侦测的相位差产生相位差信号；电荷泵，基于相位差信号输出第一电流信号与第二电流信号，其中电荷泵包含至少一个核心装置，且其中第二电流信号为第一电流信号的数倍；有源环路滤波器，接收并转换第一电流信号与第二电流信号为第一控制信号与第二控制信号，其中有源环路滤波器的操作电压比电荷泵的操作电压高；受控振荡器，接收并合并第一控制信号与第二控制信号以产生合并控制信号，并回应合并控制信号产生输出信号；以及反馈除频器，接收输出信号以产生反馈信号。

利用本发明能够于锁相环电路中利用应用核心装置的电荷泵、有源环路滤波器及受控振荡器来达成面积节省且操作于高速的目的。

附图说明

图1显示根据本发明的实施方式的锁相环电路的示意图。

图2显示根据本发明的实施方式的电荷泵与有源环路滤波器的电路示意图。

图3显示根据本发明的另一实施方式的电荷泵与有源环路滤波器的电路示意图。

图4显示根据本发明的另一实施方式的锁相环电路。

图5显示根据本发明的另一实施方式的电荷泵及有源环路滤波器的电路示意图。

图6显示根据本发明的受控振荡器合并控制信号的电路示意图。

图7显示根据本发明的实施方式的受控振荡器合并控制控制信号的细节示意图。