[发明专利]一种基于FPGA的多芯片并行加密方法

说明书

技术领域

本发明涉及多芯片数据加密卡的并行运算技术，运用多片加密芯片并行工作的原理，可以实现数据加密卡运算速度的成倍增长，数据加密卡的运算速度接近相同数量密码芯片的运算能力之和。

背景技术

随着网络信息化的发展，现阶段网络通信流量呈现出几何级数的增长，网络信息安全中的加密技术也对于高性能加密模块的需求也越来越迫切。传统的加密卡，都是采用PCI总线接口，采用DSP控制单片密码芯片完成加解密。目前，受制于密码芯片自身的加解密速度限制，单片密码芯片的速度很难在短期内得到提升。为了能够满足日益增长的网络通信流量的要求，必须采用其他方法，尽可能的提高加密卡的加解密速度。

发明内容

发明目的

本发明是一项用于提高加密卡运算速度的技术，利用基于FPGA的多密码芯片并行运算技术，可以实现应用单片FPGA芯片控制四片及以上的密码芯片同时并行运算，解决单片加密芯片在速度上的瓶颈。此外，传统的加密卡采用PCI总线，PCI总线实际只能支持双向200Mbps左右的带宽，无法满足高性能加密卡的要求，因此利用FPGA内部集成有PCI Express接口总线，可以实现更高速度的数据传输，解决总线的传输瓶颈。

技术方案

通常情况下，数据加密卡都是采用DSP加上PCI传输接口的方式。这种方式下，一片DSP只能控制一片密码芯片，PCI总线的传输速度最高只能达到双向传输数据速度200Mbps。随着现在网络报文数据量以几何级方式的增长，受制于密码芯片速度难以在短期内得到提升，以及PCI总线传输速度的限制，传统的DSP加上PCI传输的接口的方式难以满足新的网络报文数据加密的需求。因此，提出一种新的处理数据加解密的方法，即利用FPGA并行工作的原理，应用四片及以上的密码芯片同时并行工作，利用FPGA自身集成的PCI Express总线，提供高传输带宽。实现多芯片的并行加密传输，速度可以高达多片芯片独立加解密速度之和，可以满足高速网络报文加密的要求。

本发明采用如下技术方案：

1.主机首先通过PCI Express接口，将待加密的明文数据送给数据加密卡上的FPGA芯片。

2.由数据加密卡的FPGA芯片把收到的待加密明文编队，根据四个密码芯片的工作状态判断，当有密码芯片处于空闲状态的时候，FPGA芯片就将数据发给空闲的密码芯片，同时设置该密码芯片为工作忙状态。FPGA内的状态机循环判断密码芯片是否完成加密，当密码芯片完成加密后，FPGA从密码芯片内读出加密后的数据，同时将密码芯片设置为空闲状态，为下一次加密做准备。

3.FPGA通过PCI Express接口将加密完后的数据传送给主机。

4.应用同样的方法，主机将密文送给数据加密卡，由数据加密卡的CPU控制密码芯片解密，可以将解密后的明文返回主机，从而实现数据加解密的功能。

利用FPGA的多线程并行处理能力以及PCI Express接口的高传输带宽，可以实现多片密码芯片的高速并行运算，且每片密码芯片都可以满负荷运算。利用这种方法，可以在不提高密码芯片自身速度的情况下，成倍提高数据加密卡的运算速度。

有益效果

本发明提供了一种技术，利用FPGA的多线程并行处理能力以实现多片密码芯片的调度并行运算；利用FPGA带有的PCI Express接口，实现数据加密卡与主机之间数据的高速传输；利用网络报文分组的特性解决CBC模式下的并行加解密问题；利用密码芯片乒乓调度算法，使得每片密码芯片都可以满负荷运算。利用本发明的这些技术方法，可以在不提高密码芯片自身速度的情况下，成倍提高数据加密卡的运算速度，具有广阔的应用前景。

本发明可以实现多片密码芯片并行工作，且每片密码芯片都可以实现满负荷工作。即可以在单块数据加密卡上实现加解密速度成倍的增长，满足了大流量数据加密对高性能数据加密卡的需求。

本发明不仅可以应用于提高数据加密卡的性能，同样也适用于其他需要并行处理的计算机系统中，可以为其他需要利用并行处理技术提高性能的系统提供解决方案。

附图说明

图1是高速数据加密卡原理图；

图2是网络加密通信示意图；

图3是CBC模式下的加密流程图；

图4是乒乓调度算法示意图。

具体实施方式

本发明主要用于解决系统对数据加解密速度要求较高的场合。适用于对于加解密有高速需求的，单片加密芯片的加解密能力无法满足系统要求的情况。