[发明专利]一种抗SRAM FPGA器件SEU的电路及方法

说明书

技术领域

本发明属于现场可编程门阵列技术领域，具体涉及一种使动态可重构硬件具有抗SEU功能的电路结构及方法。尤其涉及一种SRAM FPGA器件内的二维CRC校验电路及细粒度回读和刷新电路结构和抗SEU新方法。

背景技术

现场可编程门阵列(field programmable gate array，FPGA)的可编程特性使得FPGA相对于ASIC在上市时间，电路调试和重复设计方面有很大的优势。但是FPGA基于SRAM的结构使得其容易发生单粒子反转(SEU-single-event upset)效应造成电路逻辑错误[1]。基于SRAM结构的FPGA，配置位流(configuration bitstream)决定了设计电路的内部走线及功能[2]，位流信息中的每一位对应FPGA内部结构中的编程点(programmable point)(即一个SRAM单元)。一旦单粒子翻转引起了配置位的错误，只有重新下载位流信息才能修正错误[3]。

近些年，为了增强FPGA的抗辐射能力，国内外提出了很多方法。TMR(Triple ModuleRedundancy)技术能够有效提高集成电路的抗辐射能力，TMR技术运用三个类似的逻辑模块完成相同的功能，由表决器决定输出值。对于FPGA中存储布线资源的位流，单个SEU就可以造成多种错误，并且SEU对未编程点的影响也会波及电路的实现[4][5][6]。因而对于FPGA中较多的布线资源而言，TMR技术仅能部分减轻SEU带来的影响[7]。而另一方面，着眼于发现位流信息中注入的错误并修正的技术也在蓬勃发展，并在实际中有广泛的应用。FPGA芯片设计公司Xilinx生产的Virtex系列FPGA利用具有抗辐照特性的Xilinx配置专用PROM(Xilinx QPRO Series Configuration PROMs(XQ))存储完整位流文件，以固定的时间间隔将PROM中存储的位流文件下载至FPGA，可以有效地解决宇宙空间高能粒子辐照引起的SEU效应[8]。这种方法最大的问题是可能由于SEU发生在两次刷新的间隔之内而造成用户电路功能的损坏，从而产生不可预料的结果。针对上述缺陷，Xilinx公司又提出一种“回读和部分重配置(Readback and the Partial Reconfiguration)技术”，在回读操作中，读出的FPGA配置信息与预期信息(存储在FPGA外的特定存储器)比较异同，记录错误的数据帧地址，在重配置阶段对出错的某几帧数据进行重新下载[8]。这种方式每次仅能检查一帧数据，不能同时对每帧数据进行检查，检查时间较长。并且发生SEU效应的编程点占一帧编程点数量的比例很小，每次下载一帧的位流造成时间和功耗的浪费。因此有必要提出一种具有对SEU效应进行细粒度检测和动态局部重配置功能的抗SEU电路结构和方法。

参考文献：

[1]P.Graham，M.Caffrey，J.Zimmerman，D.E.Johnson，P.Sundararajan，and C.Patterson，“Consequences and Categories of SRAM FPGA Configuration SEUs”，Millitary and AerospaceApplications of Programmable Logic Devices(MAPLD)，2003

[2]S.Srinivasan，A.Gayasen，N.Vijaykrishnam，M.Kandemir，Y.Xie and M.J.Irwin，“Improving soft-error tolerance of FPGA configuration bits”，ICCAD，2004

[3]S.Golshan，E.Bozorgzadeh，“Single-Event-Upset(SEU)Awareness in FPGA Routing”，DAC，2007