[发明专利]降低设置时间的触发器

说明书

技术领域

本发明涉及一种触发器(Flip-Flop)，特别涉及一种可改善设置时间(set-up time)的触发器结构。

背景技术

图1A是显示数字电路中传统延迟路径的电路方块图。延迟路径广泛应用于微处理器以及其他数字电路内。触发器102经由组合逻辑单元104耦接于触发器106。在触发器102及触发器106中，D为数据输入端、Q为数据输出端以及CK为时钟信号接收端。触发器102及触发器106由时钟信号所控制。图1B是显示图1A中操作延迟的时钟波形图。同时参考图1A及图1B，在时钟信号的第一正触发期间，触发器102会释放该数据至组合逻辑单元104。此时，在触发器102正确地显示该数据之前，CK-Q(时钟对输出值)延迟时间间隔114会发生。一旦触发器102产生了该数据，该数据会经由组合逻辑单元104被输入至触发器106，其中在组合逻辑单元104内传送该数据所需的时间间隔为传送时间间隔116。此外，设置时间间隔118与触发器106的状态设定有关。因此，延迟(临界时间(critical timing))期间112可视为是CK-Q延迟时间间隔114、传送时间间隔116以及设置时间间隔118的总和。在使用不是多输入就是多闩锁器的多工器的传统结构中，根据该多工器所放置的位置，该多工器的延迟将会恶化延迟时间间隔114或是设置时间间隔118。于是，延迟期间112将会变长。同样地，即使传统结构并未使用到多工器，减少延迟期间112仍是个重要的议题。因此，需要一种具有新结构的触发器以及方法，以减少全部的延迟期间112。

发明内容

本发明提供一种触发器。上述触发器包括：一第一主闩锁器，用以接收一功能数据；一第二主闩锁器，用以接收一扫描数据；以及，一从闩锁器，耦接于上述第一主要闩锁器。上述第二主闩锁器耦接于上述第一主闩锁器，其中根据一扫描使能信号。上述第二主闩锁器与上述第一主闩锁器之间的耦接是控制是否上述功能数据或是上述扫描数据成为从上述第一主闩锁器至上述从闩锁器的一输出。上述从闩锁器用以对来自上述第一主闩锁器的上述输出进行闩锁以及传送。

再者，本发明提供另一种触发器。上述触发器包括：一第一主闩锁器，用以经由一第一开关接收一功能数据，其中上述第一开关由一时钟信号所控制；一第二主闩锁器，用以经由一第二开关接收一扫描数据，其中上述第二开关由上述时钟信号所控制；以及，一从闩锁器，经由一第三开关耦接于上述第一主要闩锁器，其中上述第三开关由上述时钟信号所控制。上述第二主闩锁器经由一第四开关耦接于上述第一主闩锁器，其中上述第四开关由一扫描使能信号所控制，以便上述触发器根据上述扫描使能信号而控制是否上述功能数据或是上述扫描数据成为从上述第一主闩锁器至上述从闩锁器的一输出。上述从闩锁器用以对来自上述第一主闩锁器的上述输出进行闩锁以及传送。

再者，本发明提供另一种触发器。上述触发器包括：一第一主闩锁器，用以经由一第一开关接收一功能数据，其中上述第一开关由一时钟信号所控制；一第二主闩锁器，用以经由一第二开关接收一扫描数据，其中上述第二开关由上述时钟信号所控制；以及，一从闩锁器，经由一第三开关耦接于上述第一主要闩锁器，其中上述第三开关由上述时钟信号所控制。上述第二主闩锁器经由一第四开关耦接于上述第一主闩锁器，其中上述第四开关由一扫描使能信号所控制，以便上述触发器根据上述扫描使能信号而控制是否上述功能数据或是上述扫描数据成为从上述第一主闩锁器至上述从闩锁器的一输出。上述从闩锁器用以对来自上述第一主闩锁器的上述输出进行闩锁以及传送。上述扫描使能信号在上述时钟信号为高相位时进行改变。

附图说明

图1A是显示数字电路中传统延迟路径的电路方块图；

图1B是显示图1A中操作延迟的时钟波形图；

图2是显示根据本发明一实施例所述的触发器结构的方块图；

图3是显示图2中触发器结构的一种实施例；以及

图4是显示图3中触发器结构的扫描使能信号的一种实施例。

并且，上述附图中的附图标记说明如下：

102、106、200～触发器；

104～组合逻辑单元；

202～第一主闩锁器；

204～第二主闩锁器；

206～从闩锁器；

302、304、306、308、310、312、314、316、402、404～开关；

320、322、324、326、328、330、332、334、336、340、342、344、346、348、350、406、408、410、412、414～反相器；