[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体器件及其制造方法。

背景技术

半导体集成电路，尤其是使用MOS晶体管的集成电路的集成(integration)程度越来越高。伴随高度集成化，高度集成电路的MOS晶体管的小型化已进入纳米级。由于需要确保必要的电流量，故MOS晶体管的小型化存在有难以抑制漏电流以及在缩小电路占用面积上受到限制等问题。为解决这些问题，提出了一种环绕式栅极晶体管(surrounding gate transistor；SGT)结构，其中，源极、栅极和漏极相对于衬底垂直设置，并且该栅极围绕一个柱状半导体层(例如参见下述专利文献1至3)。

[专利文献1]JP02-071556A

[专利文献2]JP02-188966A

[专利文献3]JP02-145761A

在该环绕式栅极晶体管中，所形成的沟道区域围绕该柱状半导体的侧表面，从而在较小的占用面积内实现较大的栅极宽度。这意味着需要允许大导通电流(ON current)流过该较小的占用面积。这种情况下，如果源极和漏极具有高电阻，该大导通电流将导致难以向源极和漏极施加期望的电压。因此，需要提供一种环绕式栅极晶体管的制造方法(包括设计技术)来降低源极和漏极的电阻。大导通电流也使得降低接触电阻成为必要。

传统MOS晶体管中，形成栅极电极的方法包括：沉积栅极材料，通过光刻将栅极图案转移至衬底上的抗蚀层(resist)以形成掩膜，并利用该掩膜蚀刻该栅极材料。即，传统MOS晶体管中，栅极长度的设计基于栅极图案。相反地，在环绕式栅极晶体管中，由于柱状半导体的侧表面充当沟道区域，因此电流相对于衬底垂直流动。即，在环绕式栅极晶体管中，栅极长度的设计基于制造方法而不是基于栅极图案，因此，栅极长度及其变化由该制造方法决定。

在环绕式栅极晶体管中，需要缩小柱状半导体的直径以抑制伴随晶体管小型化而产生的漏电流增加。此外，有必要提供一种能够最佳化源极和漏极以抑制短沟道效应、进而抑制漏电流的制造方法。

此外，在环绕式栅极晶体管中，有必要降低寄生电容以将功率消耗降到最小。因此，需要提供一种能够降低寄生电容的制造方法。

与传统MOS晶体管一样，环绕式栅极晶体管也需要降低制造成本。为此目的，需要减小工艺步骤的数目。

发明内容

本发明的目的在于提供一种环绕式栅极晶体管制造方法，通过该方法所获得的结构可降低源极和漏极的电阻，降低寄生电容，获得期望的栅极长度和期望的源极和漏极的结构，并使柱状半导体具有期望的直径。

为实现此目的，依据本发明的第一方式提供一种半导体器件的制造方法，包括：在衬底上形成第一柱状半导体层，并在位于该第一柱状半导体层下面的衬底上部形成第一平面半导体层；在该第一柱状半导体层的下部以及该第一平面半导体层的全部或上部形成第二导电类型的第一半导体层；围绕该第一柱状半导体层的下侧壁以及在该第一平面半导体层上方形成第一绝缘膜；围绕该第一柱状半导体层形成栅极绝缘膜和栅极电极；形成侧壁状第二绝缘膜，其围绕该第一柱状半导体层的上侧壁并接触该栅极电极的上表面，以及围绕该栅极电极和第一绝缘膜的侧壁；在该第一柱状半导体层的上部形成第二导电类型的第二半导体层，并在第二导电类型的第一半导体层和第二导电类型的第二半导体层之间形成第一导电类型的半导体层；以及在第二导电类型的第一半导体层的上表面以及第二导电类型的第二半导体层的上表面分别形成金属半导体化合物，其中，该第一绝缘膜的厚度大于围绕该第一柱状半导体层形成的栅极绝缘膜的厚度。

优选地，在本发明的上述方法中，该第一柱状半导体层的中心轴与该第一柱状半导体层的边缘之间的长度大于该第一柱状半导体层的中心轴与该第一柱状半导体层的侧壁之间的长度、栅极绝缘膜厚度、栅极电极厚度以及围绕该栅极电极和第一绝缘膜的侧壁形成的侧壁状第二绝缘膜的厚度的总和。

优选地，在本发明的上述方法中，该栅极电极的厚度大于围绕第一柱状半导体层的上侧壁并接触栅极电极的上表面形成的侧壁状第二绝缘膜的厚度。

优选地，本发明的方法中的第一平面半导体层为第一平面硅层，第一柱状半导体层为第一柱状硅层，第一导电类型的半导体层为第一导电类型的硅层，第二导电类型的第一半导体层为第二导电类型的第一硅层，第二导电类型的第二半导体层为第二导电类型的第二硅层。

在上述方法中，第一导电类型的半导体层可为p型硅层或非掺杂硅层。此外，第二导电类型的第一半导体层可为n型硅层，以及第二导电类型的第二半导体层可为n型硅层。