[发明专利]高速集成电路

说明书

本申请是申请日为2005年6月16日、申请号为200580030006.2、发明名称为“高速集成电路”的发明专利申请的分案申请。

技术领域

本发明一般涉及数字通信接口设计和高速电路设计。

背景技术

信号线是用于在一电子系统中各种装置间或是两个分离电子系统中的装置间传送电子信号的导体。每个装置中内含的输出驱动器电路用来对源自该装置的信号进行缓冲，以使所述信号可被驱动至所述信号线之上。

目前已有简单使用的熟知的单端的输出驱动器电路(举例来说，TTL驱动器)。不过，大部分先前揭露的驱动器电路均不适用于高速信号中，因为它们的最大操作频率太低且噪声太高。举例来说，位于加州Santa Clara的Integrated Device Technology，Inc.所售的单端的CMOS驱动器电路IDT74FCT3807D/E的最大操作频率为166Mhz。以另一范例为例，位于加州SanJose的Pericom Semiconductor Corporation所售的单端的1输入5输出CMOS驱动器电路PI49FCT3802的最大操作频率为156Mhz。其它厂商，例如OnSemiconductors、Philips Semiconductors、Integrated Circuit Systems，Inc.，也提供具有类似最大操作频率的类似产品。

为驱动高速信号，通常会使用差动式驱动器。图1为典型差动式驱动器10的电路图。差动式驱动器10包括用于输入差动数据信号的数据输入12a与12b以及用于通过信号线来提供所述差动信号给一差动式接收器16的数据输出14a与14b。图1的配置已众所熟知具有很高的操作频率。不过，差动式接口设计亦有其缺点。首先，每个差动信号均需要两条或更多条信号线。所以，差动式I/O接口所需要的引脚数将是单端的I/O接口所需要的引脚数的至少两倍，从而会导致较大型的芯片(chip)。再者，高速系统通常需要谨慎地匹配所述信号线的电气长度，以使可以共同时钟与共同相位来接收同步 信号。此项设计条件有时候称为「长度匹配」或是「延迟匹配」。一个多位的差动式接口需要大量的信号线，其必定会使得长度匹配工作变得更复杂并且会提高制造成本。在某些实例中，在紧凑封装的电路板中，使很多信号线匹配的长度是不可能的。因此，至少在某些电子系统中并不希望使用差动式接口。

据此，可能希望有一种单端的输出接口设计，其可以媲关于差动式接口的效能来交换单端的信号。

发明内容

本发明的具体实施例是一种单端的输出接口，其使用差动式驱动器作为设计骨干。与常用差动式接口不同的是，其通常具有两个或更多个输出来提供一输出信号和其互补信号，本发明的差动式驱动器的其中一个输出被耦合以用于将一信号驱动至一信号线之上，而互补输出则不用来传送信号。确切地说，所述互补输出被视为逻辑冗余，而且可通过一电容器将其耦合至封装接地或系统接地而予以终止。终止此一逻辑冗余输出的结果可大幅改良所述输出接口的效能，使其优于常用设计。

在本发明的其中一具体实施例中，在一具有封装接地平面的集成电路内会设计多个差动式驱动器。根据本具体实施例，所述差动式驱动器中每个「未被使用的」输出均可经由一电容器终止于所述封装接地平面处。所述封装接地平面本身可被耦合至一个或多个GND引脚。如此一来，所述「未被使用的」输出便仅需要极少根引脚。再者，每个单端的输出信号仅需要一条信号线。相较于每个差动信号均需要两根引脚和两条信号线的常用差动式界面，本发明所用到的引脚数与信号线数显然较少。

本发明的另一具体实施例是一种具有一个单端的输入和多个单端的输出的集成电路，例如是一种时钟驱动器。在所述集成电路内部，输入信号首先被转换成差动信号。该差动信号会被分布至所述多个差动式驱动器。每个差动式驱动器可以具有一输出，用于提供单端的输出信号，并且具有「未被使用的」输出，其终止所述差动信号的其中一个分量。每个「未被使用的」输出可通过一电容器被耦合至封装接地或系统接地，以达到改良此集成电路输出的效能的目的。