[发明专利]指令集架构中的变量寄存器和立即数字段编码

说明书

相关申请的交叉引用

本申请涉及于2008年5月8日提交的题为“紧凑的指令集架构”的第61/051,642号申请，该申请的全部内容通过引用并入本文。

背景技术

本发明通常涉及微处理器的指令集架构(ISA)。更具体地，本发明公开用于减少存储可执行代码所需的存储器数量并且保持与未压缩遗留汇编码(legacy assembly code)兼容的方法和装置。

由于RISC微处理器的尺寸以及存储可执行代码所需的存储器增加，因此制造成本也增加。尤其对于嵌入式应用，需要降低装置的硅面积。降低面积的一种方法是减少存储包括典型应用代码的微处理器指令所需的存储器。

需要在不牺牲功能或不影响性能或设计复杂度的情况下，减少指令代码尺寸。

发明内容

本发明提供方法和装置，用于减少被编译以在RISC架构的微处理器中执行的应用的代码尺寸。在一个实施方式中，以16、32或48位对指令进行编码，第一指令子集具有16位紧凑编码长度和32位常规编码长度，第二指令子集具有32位常规编码长度和48位扩展编码长度。对于尺寸受到可用存储器数量限制的应用，可使用紧凑和常规形式的指令。对于要求高性能的应用，可使用常规和扩展形式的指令。通过对应用的不同部分实现编码长度的明智选择，应用可被调谐用于特定成本、代码尺寸和性能特征。例如，具有从昂贵的闪存操作的启动代码和从便宜的RAM执行的应用代码的装置可为其启动代码使用紧凑形式编码长度指令，而通过为应用代码指令使用常规或扩展形式使应用性能最大。另外，提供编译器、汇编器和连接器以通过16、32和48位形式的RISC架构指令生成可执行形式的软件应用。

在另一个实施方式中，RISC架构的指令以单独的遗留编码进行编码，遗留编码包括仅以32位长度进行编码的指令。提供编译器、汇编器和连接器以通过遗留形式的指令编译软件对象，并将遗留编码的软件对象与通过16、32和48位编码长度编译的软件对象结合。进一步，提供装置和方法以确定微处理器能够解码和执行的编码。还提供装置和方法以当微处理器能够执行一个以上的编码时，选择性地控制由执行软件的微处理器使用的编码。

下面参照附图详细描述本发明的进一步的特点和优点、以及本发明不同实施方式的结构和操作。

附图说明

结合附图根据以下详细描述，本发明的特征和优点将变得更加显而易见，其中相同标号表示相同或功能相似的元件。

图1为利用本发明的单指令集架构(ISA)微处理器系统的框图；

图2更详细地示出了图1的系统存储器的一部分；

图3列出了来自本发明ISA的具有16位和32位长度编码的指令子集；

图4是使本发明的6位主操作码(major opcode)的二进制位编码与其相关联的助记符(mnemonics)相关的表格；

图5A至图5D是使编码的寄存器字段值与其相关联的解码值相关的表格；

图6A至图6G是使编码的立即数字段值与其相关联的解码值相关的表格；

图7A至图7C示出了本发明的ISA中指令的示例性序列的存储器中的大端(big-endian)和小端(little-endian)布局；

图8A示出了来自本发明ISA的具有16位和32位两种编码长度的指令子集的16位编码；

图8B示出来自本发明ISA的具有16位和32位两种编码长度的指令子集的32位编码。

具体实施方式

本发明提供用于减少在RISC架构的微处理器中执行的软件的指令代码尺寸的方法和装置。本发明的方法实施方式被编码到指令中，该指令可作为计算机程序的一部分而被有效地存储。本发明的装置实施方式执行根据本发明的指令。如在此所描述的，根据本发明的指令可由能够对RISC架构指令的一个编码进行解码的微处理器执行，或者可由能够对RISC架构指令的一个以上编码进行解码的微处理器执行。