[发明专利]微处理器及微处理器的数据快取存取方法

说明书

技术领域

本发明有关于微处理器内的快取存储器，特别是有关于其快取列的一致性状态结构。

背景技术

现今的微处理器包含快取存储器(cache memory)，用来减少存储器存取指令的延迟。快取存储器通常包括数据阵列以及标签阵列(tag array)；数据阵列为用以储存实际快取列(cacheline)数据的数据阵列，而标签阵列，用以储存与数据阵列内的快取列相关的地址标签。标签阵列所储存的每一项目(entry)也一并记录着快取列的状态。此外，快取列状态用来指示数据阵列内的对应快取列是否有效，以及该快取列自被分配后是否已被修改过。

另外，现今的微处理器，特别是超纯量(superscalar)处理器，包括多个功能单元可对快取存储器进行存取，例如不同的载入单元与储存单元。快取存储器的数据阵列与标签阵列通常具有多重端口，使得每一功能单元可以同时存取数据阵列与标签阵列，以将效能最佳化。然而，具有多重端口的阵列将大幅地增加面积与功率消耗。再者，在从事微处理器的平面规划(floor-planning)时，因为阵列面积通常已相对较大，若更大时将会更难以将其纳入。

针对这一问题的解决方式，即是复制标签阵列，使得每一功能单元拥有自己的标签阵列，进而使得标签阵列变成单一端口。虽然此解决方式需要集合微处理器上更多的空间，但因为每一标签阵列面积较小，便减轻了平面规划的负担，且由于每一标签阵列可进行单独的电源管理，从而额外地有利于电源管理。然而，使用此一解决方式的问题在于，当快取列的标签及/或状态需要更新时，必须存取所有标签阵列，用以更新每一个标签阵列所相应的快取列的标签及/或状态。这将消耗许多标签阵列的存取频宽，且进行更新时，所有标签阵列需要消耗功率。

因此，需要一种快取存储器结构，用以解决上述的问题。

发明内容

本发明提供一种微处理器。该微处理器包括第一功能单元与第二功能单元，每一功能单元均耦接至一数据快取及被配置用以存取该数据快取。该数据快取包括一数据阵列，该数据阵列具有一既定结构。该数据阵列包括一写入端口，该第一功能单元通过该数据阵列的写入端口将数据写入至该数据阵列的一快取列。该数据快取包括一修改位阵列，该修改位阵列具有该数据阵列的该既定结构。该修改位阵列包括一写入端口，该第一功能单元通过该修改位阵列的写入端口设定该修改位阵列的一已修改位，以指示于该数据阵列中，由该第一功能单元所写入的该快取列已被修改。该修改位阵列还包括一读取端口，该第二功能单元通过该修改位阵列的读取端口从该修改位阵列读取该已修改位，以判断该快取列是否已被修改。该数据快取还包括一标签阵列，该标签阵列具有该数据阵列的该既定结构。该标签阵列包括一读取端口，该第二功能单元通过该标签阵列的读取端口从该数据阵列中读取该快取列的一部分状态。该部分状态不指示该快取列是否已被修改。该标签阵列中不包含提供该第一功能单元更新该快取列的该部分状态的一端口。

本发明还提供一种微处理器的数据快取存取方法，用于第一功能单元与第二功能单元，其中，该数据快取包括具有一既定结构的一数据阵列、与具有该既定结构的一标签阵列。该方法包括该第一功能单元通过该数据阵列的一写入端口，将数据写入至该数据阵列的一快取列。该方法还包括设定该数据快取的一修改位阵列的一已修改位，以指示于该数据阵列中，由该第一功能单元所写入的该快取列已被修改，其中，该修改位阵列具有该数据阵列的该既定结构。该第一功能单元通过该修改位阵列的一写入端口设定该已修改位。该方法还包括该第二功能方块通过该修改位阵列的一读取端口，读取该修改位阵列的该已修改位，以判断该快取列是否已被修改。该方法还包括该第二功能单元通过该标签阵列的一读取端口，读取该数据阵列的该快取列的一部分状态。该部分状态不指示该快取列是否已被修改。该标签阵列中不包含提供该第一功能单元更新该快取列的该部分状态的一端口。