[发明专利]一种支持多程序并行处理的条码解码装置

说明书

【技术领域】

本发明涉及一种条码解码装置，特别涉及一种支持多程序并行处理的条码解码装置。

【背景技术】

条码技术是在计算机技术与信息技术基础上发展起来的一门容编码、印刷、识别、数据采集和处理于一身的新兴技术。条码技术由于其识别快速、准确、可靠以及成本低等优点，被广泛应用于商业、图书管理、仓储、邮电、交通和工业控制等领域，并且势必在逐渐兴起的“物联网”应用中发挥重大的作用。

目前被广泛使用的条码包括一维条码及二维条码。一维条码又称线形条码是由平行排列的多个″条″和″空″单元组成，条形码信息靠条和空的不同宽度和位置来表达。一维条码只是在一个方向(一般是水平方向)表达信息，而在垂直方向则不表达任何信息，因此信息容量及空间利用率较低，并且在条码损坏后即无法识别。

二维条码是由按一定规律在二维方向上分布的黑白相间的特定几何图形组成，其可以在二维方向上表达信息，因此信息容量及空间利用率较低，并具有一定的校验功能。二维条码可以分为堆叠式二维条码和矩阵式二维条码。堆叠式二维条码是由多行短截的一维条码堆叠而成，代表性的堆叠式二维条码包括PDF417、Code 49、Code 16K等。矩阵式二维条码是由按预定规则分布于矩阵中的黑、白模块组成，代表性的矩阵式二维条码包括Codeone、Aztec、Date MatriX、QR码等。

目前，对条码图像的解码过程基本都是采用串行方式进行。例如，在现有条码解码装置中，在对条码图像的解码过程都是串行的。这种串行解码过程往往需要耗费大量的时间，因此大大降低了解码速度。

【发明内容】

为了解决以上问题，本发明提供了一种支持多程序并行处理的条码解码装置，由此提高条码图像的识别速度。

本发明公开了一种支持多程序并行处理的条码解码装置，该条码解码装置包括：程序存储器，用于存储多个运算程序；至少两个处理器核心，用于调用程序存储器中的不同运算程序对输入的同一条码图像进行并行处理。

根据本发明一优选实施例，运算程序的数量大于处理器核心的数量。

根据本发明一优选实施例，当处理器核心调用程序存储器中的运算程序且执行完相应的处理过程后，继续调用程序存储器中未被调用的运算程序对条码图像进行处理。

根据本发明一优选实施例，多个运算程序分别对应于不同码制的识别程序。

根据本发明一优选实施例，当至少两个处理器核心中的一个处理器核心识别出正确的条码信息后，条码解码装置对条码图像的识别结束。

根据本发明一优选实施例，当多个运算程序均被调用过后，条码解码装置对条码图像的识别结束。

根据本发明一优选实施例，当处理器核心调用某特定运算程序识别出正确的条码信息，则下次识别时由处理器核心优先调用特定运算程序对后续条码图像进行识别。

根据本发明一优选实施例，条码解码装置进一步包括存储条码图像的数据存储器，条码图像由数据存储器传输至至少两个处理器核心。

根据本发明一优选实施例，处理器核心在对条码图像的处理过程中，后续条码图像继续向数据存储器中传输。

根据本发明一优选实施例，条码图像为数据存储器已接收的条码图像片断。

通过上述方法，利用多个处理器核心对同一条码图像进行并行处理，提高了条码图像的识别速度。

【附图说明】

图1为本发明第一实施例的示意框图。

图2为本发明第二实施例的示意框图。

图3为本发明第三实施例的示意框图。

图4为本发明第四实施例的示意框图。

图5为本发明第五实施例的示意框图。

图6为实现本发明第一至第五实施例的硬件逻辑架构的示意框图。

图7为图6所示的硬件逻辑架构中的数据管理系统的示意框图。

图8为实现本发明第一至第五实施例的软件架构的示意框图。

图9为图8所示的软件架构的第一工作状态。

图10为图8所示的软件架构的第二工作状态。

【具体实施方式】

下面结合附图和实施例对本发明进行详细说明。