[发明专利]基于USB接口的条码解码装置有效

专利信息
申请号: 201010189845.1 申请日: 2010-06-01
公开(公告)号: CN101908131A 公开(公告)日: 2010-12-08
发明(设计)人: 林建华;蔡春水;刘峰;吴明珲 申请(专利权)人: 福建新大陆电脑股份有限公司
主分类号: G06K7/10 分类号: G06K7/10
代理公司: 深圳市威世博知识产权代理事务所(普通合伙) 44280 代理人: 何青瓦;李庆波
地址: 350015 福建省福*** 国省代码: 福建;35
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摘要:
搜索关键词: 基于 usb 接口 条码 解码 装置
【说明书】:

【技术领域】

发明涉及一种条码解码装置,特别涉及一种基于USB接口的条码解码装置。

【背景技术】

条码技术是在计算机技术与信息技术基础上发展起来的一门集编码、印刷、识别、数据采集和处理于一身的新兴技术。条码技术由于其识别快速、准确、可靠以及成本低等优点,被广泛应用于商业、图书管理、仓储、邮电、交通和工业控制等领域,并且势必在逐渐兴起的“物联网”应用中发挥重大的作用。

目前被广泛使用的条码包括一维条码及二维条码。一维条码又称线形条码,是由平行排列的多个“条”和“空”单元组成,条形码信息靠条和空的不同宽度和位置来表达。

二维条码是由按一定规律在二维方向上分布的黑白相间的特定几何图形组成,其可以在二维方向上表达信息,信息容量及空间利用率较高,并具有一定的校验功能。二维条码可以分为堆叠式二维条码和矩阵式二维条码。堆叠式二维条码是由多行短截的一维条码堆叠而成,代表性的堆叠式二维条码包括PDF417、Code 49、Code 16K等。矩阵式二维条码是由按预定规则分布于矩阵中的黑、白模块组成,代表性的矩阵式二维条码包括Code one、Aztec、Data Matrix、OR码等。

现有的条码解码处理一般是利用软件解码的方式实现,需要在处理器中写入实现解码算法的一系列软件程序,软件程序容易被反向工程所破解;由于单个处理器只能同时针对一种特定类型的条码格式进行解码处理,因此解码速度较慢,不能处理多种格式类型的条码;再者,由于实现条码解码的软件算法较为复杂,因此所采用的处理器一般而言为高端的处理器(如32位处理器),由于高端的处理器价格较为昂贵,因此造成成本升高。

另外,现有的条码解码设备需要专门的条码解码处理器和处理电路才能实现解码功能,设备体积较大,通用性差。现有的便携式电子设备需要对内部结构和处理程序进行修改才能集成现有的条码解码设备,增加了便携式电子设备的制造成本和使用成本,而且普通的便携式电子设备在不进行设备改造的情况下不易实现条码解码功能,这限制了条码技术的应用领域。

因此,针对现有技术存在的以上不足,亟需提供一种条码解码方案,以实现条码解码设备的小型化、便携化及即插即用功能。

【发明内容】

为了克服现有技术存在的成本增加、布线困难、解码速度较慢以及解码类型单一等缺点,本发明提供了一种基于USB接口的条码解码装置,以克服上述问题。

本发明解决上述问题所采用的技术方案是提供一种基于USB接口的条码解码装置,包括:USB接口单元;条码解码单元,与该USB接口单元电连接,条码图像经由该USB接口单元输入该条码解码单元,该条码解码单元对该条码图像进行解码并经由该USB接口单元输出解码信息。

根据本发明之一优选实施例,该条码解码单元包括:数据存储器,用于存储条码图像;寄存器组,包括命令寄存器和数据寄存器,该命令寄存器用于暂存命令,该数据寄存器用于暂存数据;条码解码流水线,用于处理该条 码图像;主控逻辑模块,从该命令寄存器获取处理命令,根据该处理命令将该数据存储器中存储的该条码图像传输至该条码解码流水线进行解码;以及虚拟NAND闪存总线接口,与该寄存器组电连接,用于传输符合NAND闪存接口标准的数据。

根据本发明之一优选实施例,该条码解码单元包括:数据存储器,用于存储条码图像;寄存器组,包括命令寄存器和数据寄存器,该命令寄存器用于暂存命令,该数据寄存器用于暂存数据;条码解码流水线,用于处理该条码图像;主控逻辑模块,从该命令寄存器获取处理命令,根据该处理命令将该数据存储器中存储的该条码图像传输至该条码解码流水线进行解码;以及总线接口,与该寄存器组电连接,以使该条码解码单元与外部电路进行通讯。

根据本发明之一优选实施例,该条码解码单元进一步包括配置存储器,该配置存储器与该寄存器组电连接,用于存储该条码解码流水线工作时的运算参数以及查表数据,该条码解码流水线通过该主控逻辑模块以及该寄存器组从该配置存储器获取该运算参数以及该查表数据。

根据本发明之一优选实施例,该条码解码单元进一步包括配置存储器,该配置存储器设置在该条码解码流水线内部,用于存储该条码解码流水线工作时的运算参数以及查表数据。

根据本发明之一优选实施例,该条码解码单元由硬件逻辑实现的多个该条码解码流水线,该多个条码解码流水线对该条码图像进行并行处理。

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