[发明专利]电荷泵时钟产生电路

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种电荷泵时钟产生电路。

背景技术

电荷泵电路广泛应用于存储器等芯片中，通常为芯片的数据操作提供高电压。因此电荷泵用于将输入的低电压信号转换为高电压信号，例如在现有的便携式设备的嵌入式可编程EEPROM存储器中需要内部电荷泵电路产生高电平来进行写和擦除数据。

图1为一种现有的电荷泵电路。具体结构如图1所示，第一电容C1和第三电容C3是等值的耦合电容，NMOS管N1的栅漏短接，NMOS管N2的栅漏短接，NMOS管N1和N2的衬底接地。该电荷泵电路需要四个时钟信号，分别是第一时钟CLK1、第二时钟CLK2和第三时钟CLK3、第四时钟CLK4。例如申请号“200810179298.1”的中国专利申请中公开了一种电荷泵电路。

通常电荷泵电路中都要用到时钟信号，例如在上述的电荷泵电路中需要四个时钟，因此在现有技术中具有用来产生时钟信号的时钟产生电路。图2为一种现有的时钟产生电路的结构示意图。如图2所示，包括振荡模块10，重叠修整模块20和时钟驱动模块30。时钟产生电路的工作原理如下：振荡模块10产生单一的时钟信号CLK，重叠修整模块20将时钟信号CLK转换为幅度和时钟信号CLK相同的四个子时钟信号，包括：第一子时钟信号CLK1_L、第二子时钟信号CLK2_L、第三子时钟信号CLK3_L和第四子时钟信号CLK4_L。第一子时钟信号CLK1_L、第二子时钟信号CLK2_L、第三子时钟信号CLK3_L和第四子时钟信号CLK4_L相对时钟信号CLK的延时很小可以忽略，上述四个时钟中第一子时钟信号CLK1_L和第二子时钟信号CLK2_L的位相相同，第三子时钟信号CLK3_L和第四子时钟信号CLK4_L的位相相同，并且第一子时钟信号CLK1_L和第三子时钟信号CLK3_L的位相相反，上述四个子时钟信号的频率相同。上述四个子时钟信号再经过时钟驱动模块30进行放大之后，得到为电荷泵提供时钟的次时钟信号CLK1、CLK2、CLK3、CLK4，次时钟信号CLK1对应第一子时钟信号CLK1_L，次时钟信号CLK2对应第二子时钟信号CLK2_L，次时钟信号CLK3对应第三子时钟信号CLK3_L，次时钟信号CLK4对应第四子时钟信号CLK4_L。次时钟信号CLK1、CLK2、CLK3、CLK4用于为电荷泵提供时钟。在上述现有的时钟产生电路中重叠修整模块20和时钟驱动模块30都是和电荷泵电路共用工作电压VDD，但是由于现有的电荷泵电路工作电压VDD的变化范围比较大，例如从1.8V到5.5V，因此这样的电压VDD使得在高电压时时钟信号容易出现波纹，在低电压时时钟信号的驱动不够。

为了解决上述问题，如图3a给出了另一种现有的时钟产生电路的电路图，与图2所示的时钟产生电路不同的是，在该方案中时钟驱动的电压是通过稳压器40提供的第一电压VDDQ_R，这样提供给时钟驱动模块的第一电压VDDQ_R就是比较稳定的电压，但是由于电荷泵的级数越多使得稳压器40的负载越大，从而即使稳压器40输入的电压VDDQ高至5V，稳压器40提供给时钟驱动模块30的第一电压VDDQ_R还是很难达到时钟驱动模块30所需的工作电压。

发明内容

本发明解决的技术问题是提供一种电荷泵时钟产生电路，使得电荷泵时钟产生电路可以提供给时钟驱动电路所需的工作电压。

为了解决上述问题，本发明提供了一种电荷泵时钟产生电路，包括：

振荡模块，用于产生单个时钟信号；

重叠修整模块，用于将所述单个时钟信号转换为多个子时钟信号；

时钟驱动模块，用于将所述多个子时钟信号的高电平时的电压进行转换；

稳压器，用于为时钟驱动模块提供待转换的第一电压；

还包括：

增益模块，用于在所述单个时钟信号多个子时钟信号的上升沿，为时钟驱动模块提供待转换的第二电压，所述第二电压高于第一电压。

优选的，单个时钟信号的上升沿或下降沿为多个子时钟信号的上升沿或下降沿，所述增益模块包括：

单个时钟信号沿采集电路，用于采集所述单个时钟信号的上升沿和下降沿；

提拉电路，用于在单个时钟信号的上升沿和下降沿输出电位为第二电压的电压信号。

优选的，所述单个时钟信号沿采集电路为：

倒相延迟模块，用于将根据单个时钟信号进行位相反相并且进行延迟；

异或模块，用于将单个时钟信号及倒相延迟模块的输出结果进行异或。

优选的，所述倒相延迟模块为反相器链。