[发明专利]集成电路元件

说明书

技术领域

本发明涉及一种集成电路，特别涉及一种高电压集成电路，以及还特别涉及一种利用标准高电压互补式金属氧化物半导体(CMOS)工艺形成的高电压双极结晶体管(HVBJT)。

背景技术

高电压元件一般用于集成电路，也可应用于输入/输出(IO)电路、存储电路及其类似电路。图1A说明一传统高电压双极结晶体管(HVBJT)的俯视图。图1B说明如图1A所示结构沿1B-1B剖面线所得的剖面示意图。双极结晶体管(BJT)包括发射极(emitter)E、集电极(collector)C与基区接触(base contact)B。发射极E与集电极C为n型，而基区接触B为p型。基区接触B与下方的p阱形成双极结晶体管(BJT)的基区(base)。每一基区接触B与集电极C形成一环，包围发射极E。浅沟槽隔离(STI)区侧向分隔集电极C与基区接触B，以及分隔发射极E与基区接触B，因此，可于集电极C与发射极E之间实施一高电压。

请参阅图1B，集电极C包括一重掺杂n型区N+与一高电压n阱HVNW，每一重掺杂n型区与高电压n阱形成一环。一n型埋层(NBL)位于高电压n阱HVNW下方并与其连接。在操作双极结晶体管(BJT)的过程中，电子可自发射极E经由箭头110与112所示路径注入集电极C。箭头110为侧向电子注入路径，而箭头112为垂直电子注入路径。发射极E通过两个浅沟槽隔离(STI)区与基区接触B与高电压n阱HVNW侧向分隔，因此，侧向电子注入路径很长，使得侧向电子注入效果降低。如此一来，双极结晶体管(BJT)的电流获得(current gain)，仅以垂直电子注入路径(箭头112)为其主要贡献。

由于缺乏侧向电流注入效果，致降低了如图1A与图1B所示双极结晶体管(BJT)的电流获得。此外，双极结晶体管(BJT)在芯片面积的使用上也无效率。双极结晶体管(BJT)会占据一10微米x10微米的芯片面积，因此，开发一种可克服上述公知缺点的结构是必要的。

发明内容

本发明的目的在于克服现有技术中的上述缺点。

根据本发明的一观点，一种集成电路元件，包括：一半导体基板，具有一上表面；至少一绝缘区，自该上表面延伸进入该半导体基板；多个基区接触，具有一第一导电型，彼此电性连接；多个发射极，具有一第二导电型，与该第一导电型相反，其中所述多个发射极彼此电性连接；以及多个集电极，具有该第二导电型，彼此电性连接。每一所述发射极、所述集电极与所述基区接触通过所述至少一绝缘区彼此侧向分隔。该集成电路元件还包括一埋层，具有该第二导电型，于该半导体基板中，其中该埋层具有一上表面，邻近所述多个集电极的下表面。

根据本发明的另一观点，一种集成电路元件，包括：

一半导体基板；以及

一高电压双极结晶体管，包括：

多个基区单位晶胞，每一所述基区单位晶胞包括：

一第一重掺杂区，具有一第一导电型；以及

一第一绝缘区，于该半导体基板中，包围该第一重掺杂区；

多个发射极单位晶胞，每一所述发射极单位晶胞包括：

一第二重掺杂区，具有一第二导电型，与该第一导电型相反；以及

一第二绝缘区，于该半导体基板中，包围该第二重掺杂区；

多个集电极单位晶胞，每一所述集电极单位晶胞包括：

一第三重掺杂区，具有该第二导电型；以及

一高电压阱区，具有该第二导电型，位于该第三重掺杂区下方并与其接触，其中所述多个基区单位晶胞、所述多个发射极单位晶胞与所述多个集电极单位晶胞排列成一具有行与列的阵列；

一埋层，具有该第二导电型，于该半导体基板中，且具有一上表面，与该高电压阱区的一下表面接触；以及

阱区，具有该第一导电型，邻近该第一重掺杂区与该第二重掺杂区，且位于该第一重掺杂区与该埋层之间以及该第二重掺杂区与该埋层之间。

根据本发明的又一观点，一种集成电路元件，包括：

一半导体基板；以及

一高电压双极结晶体管，包括：

一绝缘区，包括多个水平带与多个与所述多个水平带交叉的垂直带，其中所述多个水平带与所述多个垂直带以一周期性图案排列；

多个基区接触，具有一第一导电型，每一所述基区接触位于所述多个水平带其中之一与所述多个垂直带其中之一的一截面，其中每一所述基区接触为该绝缘区所包围；

多个集电极，每一所述集电极包括：

一第一重掺杂区，具有一第二导电型，与该第一导电型相反；以及

一高电压阱区，具有该第二导电型，位于该第一重掺杂区下方并与其接触；