[发明专利]一种生成GOLD序列的方法及装置

权利要求书

1.一种生成GOLD序列的方法，其特征在于，包括：

步骤1、使用两个31级反馈移位寄存器分别保存x₁序列和x₂序列的31个初始比特值；

步骤2、当已获得的x₁序列和x₂序列长度大于或等于N_C时，将移位寄存器中保存的位数不低于N_C的x₁序列与相同位x₂序列比特并行异或生成相应的c(n)；

步骤3、利用反馈移位寄存器中的31个x₁序列比特并行计算得到x₁序列的后续28个比特，利用反馈移位寄存器中的31个x₂序列比特并行计算得到x₂序列的后续28个比特；

步骤4、将已获得的x₁序列及x₂序列的高31位分别顺序存放到相应反馈移位寄存器中；

重复执行步骤2～4，直到生成M_PN个c(n)序列比特位。

其中，所述c(n)序列为所需计算的GOLD序列，x₁序列和x₂序列为计算GOLD序列所需的两个最大长度线性码序列，N_C为一个根据需求设定的起始值，M_PN为所需计算的c(n)序列的长度。

2.根据权利要求1所述的一种生成GOLD序列的方法，其特征在于，所述步骤2包括：

如果反馈移位寄存器中保存的x₁序列和x₂序列中位数高于N_C的比特个数小于28，将反馈移位寄存器中保存的x₁序列和x₂序列中位数高于N_C的比特分别进行缓存；

如果反馈移位寄存器中保存的x₁序列和x₂序列中位数高于N_C的比特个数大于或等于28，将反馈移位寄存器高28位所保存的x₁序列和x₂序列分别与缓存的x₁序列和x₂序列进行拼接，将拼接得到的x₁序列的低28位与x₂序列的低28位进行并行异或计算获得c(n)序列相应位，拼接后的x₁序列和x₂序列剩余比特分别进行缓存。

3.根据权利要求1所述的一种生成GOLD序列的方法，其特征在于，所述步骤2包括：

如果反馈移位寄存器中保存的x₁序列和x₂序列中位数高于N_C的比特个数小于28，将反馈移位寄存器中保存的x₁序列和x₂序列中位数高于N_C的比特进行并行异或计算获得c(n)序列相应位；

否则将反馈移位寄存器高28位所保存的x₁序列和x₂序列进行并行异或计算获得c(n)序列相应位。

4.一种生成GOLD序列的装置，其特征在于，包括：

两个31级反馈移位寄存器Register1和Register2；x₁序列计算模块，x₂序列计算模块，c(n)序列计算模块；缓存器1和缓存器2；

其中，所述x₁序列计算模块，x₂序列计算模块，c(n)序列计算模块分别包括28个异或计算单元；

所述Register1用于保存x₁序列，分别与所述x₁序列计算模块和所述缓存器1相连接，发送Register1中保存的x₁序列给所述x₁序列计算模块和所述缓存器1；

所述Register2用于保存x₂序列，分别与所述x₂序列计算模块和所述缓存器2相连接，发送Register2中保存的x₂序列给所述x₂序列计算模块和所述缓存器2；

所述x₁序列计算模块对Register1发送的数据进行28路并行异或计算并将计算结果反馈到所述Register1；

所述x₂序列计算模块对Register2发送的数据进行28路并行异或计算并将计算结果反馈到所述Register2；

所述缓存器1和所述缓存器2分别与所述c(n)序列计算模块连接，发送x₁序列和x₂序列到所述c(n)序列计算模块；

所述c(n)序列计算模块将所述缓存器1和所述缓存器2发送过来的x₁序列与x₂序列的对应比特位进行并行异或得到相应的c(n)序列比特位。