[发明专利]与带纠错的多级编码相关的方法、系统和装置

说明书

技术领域

本公开的实施例涉及存储器领域，尤其涉及与带纠错的多级编码相关的方法、系统和装置。

背景技术

在用于开发非易失性存储器(NVM)器件如闪速器件的通常工作流程中，在固定NVM器件的关键参数(例如，技术节点的大小、每单元位数等)之后设计纠错码(ECC)。至多进行了对ECC对等待时间和逻辑区域的影响的一些粗略估计。

发明内容

根据本发明的实施例，提供了一种方法，该方法包括：接收输入数据；至少部分地基于所述输入数据、利用外编码器产生外码序列；至少部分地基于所述外码序列、利用内编码器产生内码序列，所述内码序列包括第一群奇偶信息位和第二群非奇偶信息位；将所述第一群奇偶信息位写入非易失性存储器器件的第三群奇偶单元；以及将所述第二群非奇偶信息位写入所述非易失性存储器器件的第四群非奇偶单元。

根据本发明的实施例，还提供了一种方法，该方法包括：从非易失性存储器器件的第二群奇偶单元中读取第一群奇偶信息位；从所述非易失性存储器器件的第四群非奇偶单元中读取第三群非奇偶信息位，所述第一群奇偶信息位和所述第三群非奇偶信息位对应于内码序列；利用内解码器对所述内码序列进行解码以提供外码序列；以及利用外解码器对所述外码序列进行解码以提供输入数据。

根据本发明的实施例，还提供了一种存储了计算机可执行指令的计算机可读介质，所述计算机可执行指令在被机器执行时使得所述机器执行包括以下步骤的方法：接收非易失性存储器(NVM)器件能够存储的非奇偶信息位的数目；接收所述NVM器件的非奇偶单元的数目；接收所述NVM器件的奇偶单元的数目；以及至少部分地基于所述非奇偶信息位的数目、所述非奇偶单元的数目以及所述奇偶单元的数目来确定所述NVM的每单元实际位的值。

根据本发明的实施例，还提供了一种装置，该装置包括：非易失性存储器单元矩阵；以及与所述非易失性存储器单元矩阵耦合的编程器，所述编程器被配置成接收输入数据并至少部分地基于所述输入数据产生级联码序列，所述级联码序列包括第一群奇偶信息位和第二群非奇偶信息位，所述编程器还被配置成将所述第一群奇偶信息位写入第三群奇偶单元以及将所述第二群非奇偶信息位写入第四群非奇偶单元。

附图说明

结合附图进行以下详细说明将容易理解实施例。为了便于进行该说明，用相同的标号指示相同的结构元素。在附图中，通过举例的方式而不是通过限制的方式来说明实施例。

图1示出了根据实施例的非易失性存储器器件。

图2示出了根据实施例的计算系统。

图3是示出了根据实施例的各计算操作的多个流程图。

图4示出了根据实施例的参数组合的表格。

图5示出了根据实施例的非易失性存储器器件。

图6是示出了根据实施例的编码操作和解码操作的两个流程图。

图7是描绘了根据实施例的错误率与信噪比的关系的曲线图。

图8示出了根据实施例的合并了NVM器件的主机设备。

具体实施方式

在以下详细说明中参考构成其一部分的附图，其中相同的标号在任何地方指示相同的部分，在附图中以例示的方式示出了可以实践本公开的实施例。应理解，在不背离本公开的范围的情况下可以使用其它实施例并且可以作出结构或逻辑上的改变。因此，以下详细说明不是在限制的意义上作出的，且根据本公开的实施例的范围是由所附权利要求及其等同设置限定的。

可以以可有助于理解本公开的实施例的方式将各种操作描述为多个分立操作；然而，说明顺序不应被解释为暗示这些操作是依赖于顺序的。

对本公开来说，短语“A和/或B”的意思是“(A)、(B)或(A和B)”。对本公开来说，短语“A、B和/或C”的意思是“(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)”。

可以用由各种模块和组件提供的操作来引入和描述这些模块和组件。这些模块和组件可以包括硬件、软件和/或固件元件以便提供所说明的操作。尽管这些模块和组件中的一些可能被示出具有一定程度的专一性(例如，以固定的布置提供多个分立元件)，但是其它实施例可以采用元件/布置的各种修改以便在具体实施例的约束/目标内提供相关联的操作。

本说明可以使用短语“在实施例中”，其可以指一个或多个相同或不同的实施例。此外，针对本公开的实施例使用的术语“包括”、“具有”等是同义的。