[发明专利]双分离栅快闪存储阵列的编程方法

说明书

技术领域

本发明涉及存储器技术领域，尤其涉及一种双分离栅快闪存储阵列的编程方法。

背景技术

快闪存储器(flash memory)作为一种集成电路存储器件，由于其具有电可擦写存储信息的功能，而且断电后存储的信息不会丢失，因此，快闪存储器被广泛应用于如便携式电脑、手机、数码音乐播放器等电子产品中。通常的，依据栅极结构的不同，快闪存储器分为堆叠栅极快闪存储器及分离栅极快闪存储器两种类型，这两种快闪存储器都需要将存储单元以适合本身操作的阵列进行排布，每一存储单元都用来储存单一位的数据。快闪存储器的存储阵列需要场氧化层或沟槽式绝缘层来分离存储单元，同时，为了提高快闪存储器的擦写效率，需要增大存储单元的面积以得到高电容耦合比，因此，快闪存储器的存储单元的面积较为庞大，无法有效提高存储密度。

为了提高快闪存储器的存储密度，专利号为US5414693的美国专利提供了一种双分离栅结构的快闪存储器。图1为所述双分离栅快闪存储器的一个存储单元的剖面结构示意图，所述存储单元为双分离栅快闪晶体管结构，包括两个对称分布的存储位，其中，第一存储位包括第一位线电极101、第一控制栅极103、第一浮栅105以及所述第一浮栅105下方的第一沟道区107；第二存储位包括第二位线电极109、第二控制栅极111，第二浮栅113以及所述第二浮栅113下方的第二沟道区115；此外，所述双分离栅快闪存储器还包含有位于第一沟道区107及第二沟道区115间的中间沟道区117，以及所述第一控制栅极103、第二控制栅极111与中间沟道区117上的中间电极119。多个上述存储单元成阵列排布形成双分离栅快闪存储阵列，其中，每一存储单元的控制栅极、中间电极和位线电极分别连接于控制栅线、字线和位线，并通过所述控制栅线、字线和位线在存储单元的各个电极上加载不同的驱动电压，实现所述第一存储位与第二存储位的读、写操作。

图2为双分离栅快闪存储阵列的一种结构示意图，所述双分离栅快闪存储阵列包括多个呈阵列排布的存储单元，以及用于选择所述存储单元并提供驱动信号的多条位线、字线以及控制栅线。

所述存储单元为双分离栅快闪晶体管结构，每一存储单元包括两个存储位，第一存储位和第二存储位，以及两个存储位共用的中间电极，每一存储位包括一位线电极和一控制栅极，每一存储单元连接两条相邻的位线，即第一存储位的位线电极和第二存储位的位线电极分别连接于相邻的位线，如存储单元M1中包括第一存储位C1和第二存储位C2，其中第一存储位C1的位线电极P1连接于第一位线BL<k>，第二存储位C2的位线电极P2连接于第二位线BL<k+1>，且相邻两列的存储单元共用一条位线，即第一列的存储单元连接位线1和位线2，第二列的存储单元连接位线2和位线3，第三列的存储单元连接位线3和位线4，如具体到图2，存储单元M0所在列的存储单元与存储单元M1所在列的存储单元共用第一位线BL<k>，存储单元M1所在列的存储单元与存储单元M2所在列的存储单元共用第二位线BL<k+1>。存储单元的控制栅极连接于控制栅线，中间电极连接于字线，同一行的存储单元共用相同的字线和控制栅线。以存储单元M0、M1、M2为例，第一存储位C1的控制栅极连接于控制栅线CG1，第二存储位C2的控制栅极连接于控制栅线CG2，所述第一存储位C1和第二存储位C2共用的中间电极连接于字线WL。

现有技术中，对图1所述的存储单元中的一存储位(以第一存储位为例)的编程过程包括：通过控制栅线和字线在所述第一控制栅极103、第二控制栅极111和中间电极119上施加适当的驱动电压，使得所述第一沟道区107、中间沟道区117和第二沟道区115反型后形成有载流子，即使所述第一位线电极和第二位线电极之间导通；在所述第一位线电极101和第二位线电极109上分别施加不同的驱动电压，使它们之间形成稳定的电势差，使所述第一沟道区107、中间沟道区117和第二沟道区115中形成沟道电流，其中，在对所述第一存储位的编程过程中，由于在所述第一控制栅103上所加的驱动电压较大，一般远大于所述第二控制栅111上所加的驱动电压，因此，载流子流经所述第一沟道区107时发生隧穿，进入所述第一浮栅105中，完成编程过程。

然而，由于所述双分离栅快闪存储器的存储单元中包含有两个存储位，而且相应的存储阵列中存在位线共用的情况，在编程过程中，共用同一位线的存储单元之间会相互干扰，影响编程效果。

发明内容

本发明解决的问题是提供一种双分离栅快闪存储阵列的编程方法，改善编程效果。