[发明专利]数字信号处理装置和数字信号处理方法

说明书

技术领域

这里讨论的实施例涉及执行数字信号处理的数字信号处理装置和数字信号处理方法。

背景技术

随着近年来数字技术的发展，数字信号处理已用于各种领域。例如，通过数字信号处理来实现难于由模拟电路实现的复杂波形均衡器的处理。执行数字信号处理的滤波器称为数字滤波器。代表性的数字滤波器包括有限冲激响应滤波器(FIR滤波器)和无限冲激响应滤波器(IIR滤波器)。

例如，已知如图9所示的FIR滤波器。FIR滤波器没有反馈环路，而是具有由有限数量的脉冲表示的冲激响应的有限冲激响应滤波器。示出的FIR滤波器中的传递函数是一个实例，其中输入是x(k)，抽头权重(或抽头系数)是a。图9中示出的FIR滤波器是直接形FIR滤波器(direct-form FIR filter)。由传递函数z^-1表示一个采样的延迟。

已知如图10所示的IIR滤波器。IIR滤波器添加输入，并输出由乘法器利用系数a00、a01、a02、-b01、-b02等对输入进行乘法所产生的值。然后，延迟元件延迟每个采样或每行的中间变量。

FIR滤波器和IIR滤波器具有依赖于传递函数的频率特性(例如幅度特性和相位特性)。通常，为了获得陡峭的或复杂的频率特性，可应用高阶数字滤波器。正常的FIR滤波器具有100或更高的阶数。阶数的增长意味着乘法次数的增长。例如，100阶FIR滤波器需要101次乘法以输出一个采样。另一方面，阶数低于FIR的IIR滤波器可容易获得陡峭的特性。然而，由于IIR滤波器具有反馈环路，因此设计这样的IIR滤波器有时是很困难的。

在数字滤波器用于以几十GHz运行的超高速采样系统中的情况下，通过使用廉价CMOS工艺来检查数字信号处理电路。在这种情况下，应用数字信号处理电路对ADC采样信号执行串/并转换，并对并行接收信号执行数字信号处理，使得操作频率能够大约为几百MHz。

例如，在以200MHz操作的LSI中处理以51.2GHz输入的数据指的是在一个时钟内处理256个采样的输入。如图11所示，可并行操作256个数字滤波器电路。这意味着电路中设置了具有101×256＝25856个乘法器的100阶FIR滤波器。乘法器的数量对电路的尺寸有很大影响。这种情况下电路的尺寸可能相当巨大。向LSI设置该电路也非常困难。

阶数少于FIR滤波器的IIR滤波器具有反馈路径以用于计算结果。因此，很难在一个时钟内对并行接收信号序列执行反馈处理。因此，IIR滤波器不适用这种情况。

为了避免电路尺寸的增长，已经使用了利用FFT(101)和IFFT(102)的数字滤波器101。如图12所示，时域中的采样序列(输入x(k))被转换为具有预定窗口大小(101)的帧，并通过FFT(102)被转换为频域中的数据。为了在频域中添加频率特性(103)(例如幅度特性和相位特性)，频率分量与例如表示幅度和相位的复数系数(104)相乘。进行乘法后的频率分量经历IFFT(105)恢复成时域中的采样序列(106)。然后，采样序列输出为(y(k))。

依赖于频率特性，当通过1024个采样的窗口大小来实现等于100阶FIR滤波器的特性时，FFT和IFFT中的乘法次数通常满足N×log 2N(其中N是窗口大小)。在这种情况下，FFT中乘法的次数是1024×10，IFFT中也是1024×10，并且频率特性添加中是1024。1024×21是总计值，即，为一个采样执行21次乘法。为了添加更复杂的特性，二倍阶数的FIR滤波器加倍了乘法次数。然而，对每个FFT和IFFT来说，FFT和IFFT的两倍窗口大小仅仅使得用于一个采样的乘法次数增加了一次。这与基于FIR的电路相比，能够极大地降低电路尺寸。

起初对缓存在窗口大小中的数据执行FFT和IFFT。因此，FFT和IFFT适于接收信号的并行输入。256个并行输入可通过21×256＝5376个乘法器来实现，这可以通过改进来降低到一半或更少，改进方式例如是基4、基8等的蝶形运算或流水线操作。在这种方式中，通过利用FFT和IFFT对并行输入的接收信号进行频域中的滤波而具有了许多优点。这些技术公开在日本早期公开专利公布号5-183442、5-297898、8-160994、11-38997、2000-207000和2004-507922中。