[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法。特别涉及一种适用于具有柱塞的半导体器件及其制造方法的有效技术。

背景技术

在日本专利第3494275号(专利文献1)中记载了一种通过使形成在半导体衬底上的柱塞比层间绝缘膜高，来提高形成在层间绝缘膜上的布线与柱塞电连接的可靠性的技术。所述的柱塞的制造方法如下：首先，在钨膜的研磨速度比层间绝缘膜的研磨速度快的条件下进行第一研磨，之后，在钨膜的研磨速度比层间绝缘膜的研磨速度慢的条件下进行第二研磨。此时，在第一研磨工序中，使用由三氧化二铝(Al₂O₃)形成的磨料、过氧化氢(H₂O₂)、氢氧化钾(KOH)、氢氧化氨(NH₄OH)等酸、碱性物质；在第二研磨工序中，使用由胶态二氧化硅形成的磨料、过氧化氢(H₂O₂)、氢氧化钾(KOH)等碱性物质。第二研磨工序中的钨膜的研磨速度是50埃/分，层间绝缘膜的研磨速度是2500埃/分。

在美国专利第7291557号(专利文献2)中记载了一种抑制由于在铜布线的端部产生空洞所引起的应力迁移(SM)特性、电迁移(EM)特性恶化的技术。具体内容是：通过以阻挡导体膜阻止的方式进行了铜膜的第一研磨后，进行阻挡导体膜的第二研磨，使铜膜变成圆拱形状。此时，在铜膜的研磨速度比层间绝缘膜的研磨速度快的条件下进行第一研磨，在阻挡导体膜的研磨速度比铜膜的研磨速度和层间绝缘膜的研磨速度快，且层间绝缘膜的研磨速度比铜膜的研磨速度快的条件下进行第二研磨。

专利文献1：日本专利第3494275号

专利文献2：美国专利第7291557号

发明内容

在半导体器件中，在半导体衬底上形成MISFET(Metal InsulatorSemiconductor Field Effect Transistor)等半导体元件后，再以覆盖所述半导体元件的方式形成层间绝缘膜。接着，形成贯穿层间绝缘膜的柱塞，并且使所述柱塞的底面与MISFET的源极区域或者漏极区域电连接。然后在柱塞上形成布线。由此，MISFET就与布线就通过柱塞电连接。本申请发明人发现：此时，与布线连接的柱塞的上表面的形状，不仅影响布线与柱塞的接触电阻的偏差，还影响与柱塞绝缘的布线和柱塞之间的短路容限。即，本申请发明人发现：柱塞上表面的形状影响半导体器件的电特性。

本发明的目的在于，提供一种通过改进柱塞上表面的形状来提高半导体器件电特性的可靠性的技术。

本发明的所述内容及所述内容以外的目的和新特征在本说明书的描述及附图说明中写明。

下面简要说明关于本专利申请书中所公开的发明中具有代表性的实施方式的概要。

具有代表性的实施方式所涉及的半导体器件，包括：(a)半导体元件，所述半导体元件形成在半导体衬底上；(b)层间绝缘膜，所述层间绝缘膜以覆盖所述半导体元件的方式形成在所述半导体衬底上；(c)柱塞，所述柱塞贯穿所述层间绝缘膜，并与所述半导体元件电连接；(d)布线，所述布线形成在所述层间绝缘膜上，并与所述柱塞电连接。其中，所述柱塞具有：(c2)阻挡导体膜，所述阻挡导体膜形成在所述层间绝缘膜上形成的接触孔的内壁上；(c3)第一导体膜，所述第一导体膜形成在所述阻挡导体膜上，并以填埋所述接触孔的方式形成。这里，所述柱塞的上表面呈从所述层间绝缘膜的上表面突出的上凸圆拱形状，而且所述阻挡导体膜的上端部的高度比所述层间绝缘膜的上表面高，并且所述第一导体膜的上端部的高度比所述阻挡导体膜的上端部的高度高。