[发明专利]一种主备时钟同步的装置及方法

说明书

技术领域

本发明涉及通信领域，特别涉及一种主备时钟同步的装置及方法。

背景技术

对于基站这种需要高可靠性的设备，通常采用主备架构，当主板出现问题时，备板可以进行无缝切换，从而保证业务无中断。

为了使得在主板出现异常的条件下，备板能够平稳而全面的取代主板，需要设计相关算法来实现各项功能的切换，其中时钟的切换显得尤其重要，因为对于如CDMA(Code Division Multiple Access)这样的系统，时钟必须同相，这就意味着切换过去的备板时钟必须与原主板的时钟同相，而主备板都是单独产生时钟源的，要实现同相，则需要存在某种交互。围绕这一主题，存在多种主备时钟同相的方法。

对于传统的主备时钟同相方法，如图1所示，可以在硬件条件允许的情况下，由主板FPGA(Field Programmable Gate Array，现场可编程门阵列)发同步信号(Sync)，该同步信号经过固定时延到达备板。备板主备同步系统时钟在接收到此同步信号后，再经过一段固定延时后重新产生。备板主备同步系统时钟与备板对外传送系统时钟有可调延时。只需要调节该延时，就可以保证主板对外传送系统时钟和备板对外传送系统时钟同相。但如果硬件条件无法支持，例如备板同步系统时钟与接收到的同步信号之间的延时不确定，则无法对主备时钟进行同相。

发明内容

本发明提出了一种主备时钟同步装置及方法，即使在备板同步系统时钟与接收到的同步信号之间的延时不确定时，也可以进行主备时钟同相。

一种主备时钟同步的方法，包括：

统计主备同步系统时钟t1的状态，当所述t1的状态为滞后于主板发送系统时钟t3时减少t1的延时，当所述t1的状态为超前于主板发送系统时钟t3时增加t1的延时，直至调整到t1与主板发送系统时钟t3对齐。

进一步地，每个统计周期K内，统计所述主备同步系统时钟t1的状态，当所述统计周期K结束时，若t1的状态为滞后于t3则将所述t1的延时减少x，若t1的状态为超前于t3则将所述t1的延时增加x，然后进入下一个统计周期；

所述x为调整步长。

进一步地，每个统计周期K内，利用主备同步系统时钟t1对主板发送的系统时钟t3的信号进行多次采样，每次采样时，当主备同步系统时钟t1超前于对板发送系统时钟t3时，将备板计数器的值减1，当主备同步系统时钟t1滞后于对板发送系统时钟t3时，将备板计数器的值加1；

当统计周期K结束时，若所述计数器的值大于预设高门限则判定t1的状态为滞后于t3，若所述计数器的值低于预设低门限则判定t1的状态为超前于t3，若所述计数器的值位于高低门限之间则判定所述t1的边沿与t3的边沿对齐。

进一步地，当所述t1的边沿与t3的边沿对齐时，若符合以下条件中的任一个时判定主备同步系统时钟t1和主板发送系统时钟t3对齐：

(a1)如果上一个统计周期K内处于状态1，即由状态1将主备同步系统时钟t1的延时减少x后转移到状态3；

(a2)如果上一个统计周期K内处于状态2，即由状态1将主备同步系统时钟t1的延时增加x后转移到状态3；

(a3)如果当前是第一个统计周期K，则将主备同步系统时钟t1的延时增加x，如果下一个统计周期K内统计结果为状态1，并通过将主备同步系统时钟t1的延时减少x后返回到状态3；

(a4)如果当前是第一个统计周期K，则将主备同步系统时钟t1的延时减少x，如果下一个统计周期K内统计结果为状态2，并通过将主备同步系统时钟t1的延时增加x后返回到状态3。

进一步地，设当前沿对齐的统计周期为第i个周期，若符合以下条件中的任一个时判定第i个统计周期结束时主备同步系统时钟t1和主板发送系统时钟t3对齐：

(b1)将主备同步系统时钟t1的延时减少x，之后返回步骤S1，若下一个统计周期(即第i+1个统计周期)内统计的t1的状态为状态2，且将t1按步骤S5的方式调整后第i+2个统计周期内t1的状态为状态1或状态3；

(b2)将主备同步系统时钟t1的延时增加x，之后返回步骤S1，若下一个统计周期(即第i+1个统计周期)内统计的t1的状态为状态1，且将t1按步骤S4的方式调整后第i+2个统计周期内t1的状态为状态2或状态3。