[发明专利]集成电路元件的形成方法

说明书

技术领域

本发明涉及集成电路元件的形成方法，更特别涉及形成具有不同厚度的栅极介电层的集成电路元件。

背景技术

半导体集成电路产业已快速成长一段时日。在集成电路进步的过程中，其功能密度(每单位面积的芯片具有的内连线元件数目)越来越大，而其尺寸(工艺所能形成的最小元件或连线)则越来越小。工艺尺寸缩小有益于提高工艺效率及相关成本。然而上述进步也会增加集成电路工艺及生产的复杂性，为使进步易于了解，集成电路工艺的发展需类似的生产方法及发展。

发明内容

为克服上述现有技术的缺陷，本发明提供一种集成电路元件的形成方法，其中集成电路元件包含不同厚度的栅极介电层，包括提供基板，基板具有第一区、第二区、及第三区；形成第一栅极结构于第一区中，其中第一栅极结构包括具有第一厚度的第一栅极介电层、阻挡层、及虚置栅极层；形成第二栅极结构于第二区中，其中第二栅极结构包括虚置栅极介电层及虚置栅极层；形成第三栅极结构于第三区中，其中第三栅极结构包括虚置栅极介电层及虚置栅极层；移除第一区、第二区、及第三区的虚置栅极层，以形成开口于第一栅极结构、第二栅极结构、及第三栅极结构中；进行注入工艺于第二区；移除第二栅极结构与第三栅极结构的虚置栅极介电层；形成界面介电层以填入第二栅极结构与第三栅极结构的部分开口，其中第二栅极结构的界面介电层具有第二厚度，而第三栅极结构的界面介电层具有第三厚度；以及形成高介电常数介电层栅极于第一栅极结构、第二栅极结构、及第三栅极结构的开口中。

本发明也提供一种形成集成电路元件的方法，包括提供基板，基板具有第一区、第二区、及第三区；以及形成第一栅极结构于第一区中、第二栅极结构于第二区中、及第三栅极结构于第三区中，其中第一栅极结构、第二栅极结构、及第三栅极结构包括栅极介电层，且第一区、第二区、及第三区的栅极介电层分别具有第一厚度、第二厚度、及第三厚度；其中形成第一厚度、第二厚度、及第三厚度的栅极介电层的步骤包括当形成第一栅极结构、第二栅极结构、及第三栅极结构时，形成蚀刻阻挡层于第一区、第二区、及第三区三者中至少一者的栅极介电层上；以及在形成栅极结构于第一区、第二区、及第三区三者中至少一者中之前，先进行注入工艺于第一区、第二区、及第三区三者中至少一者上。

本发明更提供一种集成电路元件的形成方法，其中集成电路元件包含不同厚度的栅极介电层，包括提供基板，基板具有第一区、第二区、及第三区；形成具有第一厚度的第一栅极介电层于第一区中；形成阻挡层于第一栅极介电层上；形成虚置栅极介电层于第二区及第三区中；形成虚置栅极层于阻挡层及虚置栅极介电层上；进行栅极图案化工艺以形成栅极结构于第一区、第二区、及第三区中；移除第一区、第二区、及第三区的栅极结构的虚置栅极层，以形成开口于第一区、第二区、及第三区的栅极结构中；进行注入工艺于第二区或第三区；移除第二区及第三区的栅极结构中的虚置栅极介电层；以及将界面层填入第二区及第三区的栅极结构的部分开口，其中第二区中的界面层具有第二厚度，而第三区中的界面层具有第三厚度。

本发明主要的好处在于，可减少有源区氧化层蚀刻的次数，降低缺角(divot)的深度；可同时于第二及第三区形成栅极氧化层，减少热工艺的次数，并降低其对源/漏极接面深度的影响。此外，无黄光工艺接触第二或第三区的栅极氧化层，可增加核心电路元件氧化层的可靠。

附图说明

图1是本发明一实施例中集成电路元件的制备方法的流程图；以及

图2A-图2K是对应图1中不同步骤的集成电路元件剖视图。

其中，附图标记说明如下：

100～方法；102、104、106、108、110、112、114、116、118、120、122、124、126～步骤；200～半导体元件；210～基板；211A～高功率区、211B～低功率区；211C～中间核心区；212～绝缘区；214～栅极介电层；216～蚀刻阻挡层；218～虚置栅极介电层；220～虚置栅极层；222～侧壁间隔物；223～掺杂区；224～层间介电层；226～图案化层；228～注入工艺；230～注入区；234～高介电常数介电层；236～阻挡层。

具体实施方式