[发明专利]刻蚀终止层的制作方法有效
申请号: | 201010218369.1 | 申请日: | 2010-06-25 |
公开(公告)号: | CN102299101A | 公开(公告)日: | 2011-12-28 |
发明(设计)人: | 周鸣 | 申请(专利权)人: | 中芯国际集成电路制造(上海)有限公司 |
主分类号: | H01L21/768 | 分类号: | H01L21/768 |
代理公司: | 北京德琦知识产权代理有限公司 11018 | 代理人: | 牛峥;王丽琴 |
地址: | 201203 *** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 刻蚀 终止 制作方法 | ||
技术领域
本发明涉及半导体制造技术领域,特别涉及一种刻蚀终止层的制作方法。
背景技术
目前,在半导体器件的后段(back-end-of-line,BEOL)工艺中,制作半导体集成电路时,半导体器件层形成之后,需要在半导体器件层之上形成金属互连层,每层金属互连层包括金属互连线和绝缘材料层,这就需要对上述绝缘材料层制造沟槽(trench)和连接孔,然后在上述沟槽和连接孔内沉积金属,沉积的金属即为金属互连线,一般选用铜作为金属互连线材料。绝缘材料层包括刻蚀终止层,例如氮化硅层,还包括形成在刻蚀终止层上的低介电常数(Low-K)材料层,例如含有硅、氧、碳、氢元素的类似氧化物(Oxide)的黑钻石(black diamond,BD)或者掺有氟离子的硅玻璃(FSG)。
现有技术中,铜互连层可以为三层,包括顶层、中间层及底层铜互连层,在实际工艺制程中,可根据不同需要设置多层铜互连层。如果是在多层铜互连层的情况下,可以按要求复制多层中间层铜互连层,有时也会按需要复制两层顶层铜互连层。具有三层铜互连层的半导体器件结构示意图如图1所示。图中绝缘材料层下是半导体器件层,图中未显示。图中每层铜互连层包括刻蚀终止层101,以及沉积于其上的低介电常数材料层102;由沟槽和连接孔形成的铜互连线103掩埋在绝缘材料层中,用于连接各个铜互连层。
在这种铜互连工艺中,刻蚀终止层氮化硅膜具有约7的相对介电常数,增加了整个铜互连层的相对介电常数,从而使铜互连线间的寄生电容增加,因此会导致信号延迟或功耗增加的缺陷。所以现有一种做法为将氮化硅膜刻蚀终止层替换为具有较低介电常数的双层刻蚀终止层。
所述双层刻蚀终止层,还可以用作防止铜扩散的阻挡层。包括第一刻蚀终止层和第二刻蚀终止层,第一刻蚀终止层的形成主要是在沉积反应腔内通入三甲基硅烷(TMS)和氨气,其介电常数为5.0,称为掺氮的碳化硅;第二刻蚀终止层的形成主要是在沉积反应腔内通入TMS、氨气和乙烯(C2H4),其介电常数为3.8,称为含碳量较高的掺氮碳化硅,这两层刻蚀终止层材质基本相同,只是第二刻蚀终止层的含碳量高一些,所以这两层刻蚀终止层之间具有较好的粘结力,组合起来大大降低了刻蚀终止层的介电常数值。其中第二刻蚀终止层的形成通入C2H4,由于含碳量的提高,进一步降低了介电常数,但同时较高的含碳量导致该层表面具有孔状结构,使得低介电常数材料层BD与第二刻蚀终止层之间的粘接力比较差,通过透射电子显微镜(TEM,Transmission Electron Microscope)下的样品切片发现BD与刻蚀终止层之间出现裂缝(crack),严重影响器件的性能。
发明内容
有鉴于此,本发明解决的技术问题是:提高刻蚀终止层与低介电常数材料层之间的粘结力。
为解决上述技术问题,本发明的技术方案具体是这样实现的:
本发明公开了一种刻蚀终止层的制作方法,应用于半导体器件的后段互连层制作工艺中,所述刻蚀终止层包括三层的叠层,位于低介电常数材料层之间,形成于沉积反应腔内,该方法包括:
在低介电常数材料层的表面依次沉积第一刻蚀终止层和第二刻蚀终止层;所述第一刻蚀终止层的形成方法为向沉积反应腔内通入三甲基硅烷TMS和氨气;所述第二刻蚀终止层的形成方法为向沉积反应腔内通入TMS、氨气和乙烯C2H4;
在第二刻蚀终止层的表面沉积第三刻蚀终止层;所述第三刻蚀终止层的形成方法为向沉积反应腔内通入TMS和氨气。
形成所述第三刻蚀终止层时,沉积反应腔内的压力为3~5毫托mtorr;
高频射频功率为100~300瓦;低频射频功率为0;
沉积反应腔内通入TMS的流量为100~300标准立方厘米每分钟(sccm);
沉积反应腔内通入氨气的流量为400~600sccm。
形成所述第三刻蚀终止层的厚度为300~500埃,材料为掺氮的碳化硅层。
由上述的技术方案可见,本发明为提高刻蚀终止层与低介电常数材料层之间的粘结力,在第二刻蚀终止层的表面沉积第三刻蚀终止层,该第三刻蚀终止层为通入TMS和氨气形成的较薄的膜层,同样具有较低的介电常数,但由于没有通入C2H4,所以该第三刻蚀终止层与低介电常数材料层接触具有较好的粘结力。
附图说明
图1为具有三层铜互连层的半导体器件结构示意图;
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