[发明专利]半导体结构及其制造方法

说明书

技术领域

本发明通常涉及绝缘体上半导体异质结构(hetero-structure)。更具体地，本发明涉及在绝缘体上半导体异质结构的语义内的缺陷减少的半导体层。

背景技术

半导体结构典型地包括半导体衬底，在半导体衬底内和半导体衬底上形成了半导体装置，半导体装置比如但不限于电阻器、晶体管、电容器和二极管。使用由电介质层分离的构图的导电层而连接和互连所述半导体装置。

随着半导体技术的进步，半导体衬底材料也从通常的传统主要含硅半导体材料(即大于50原子百分比的硅)演化到包括替代的半导体材料，例如主要含锗半导体材料(即大于50原子百分比的锗)，以及化合物半导体材料。例如，主要含锗半导体材料和化合物半导体材料是期望的，因为在与主要含硅半导体材料相比，主要含锗半导体材料和化合物半导体材料经常提供较高的载流子迁移率。

随着与半导体制造范畴的主导的含锗半导体材料和化合物半导体材料的演化，与体半导体衬底相比，也发展了绝缘体上半导体衬底。在半导体制造领域内，绝缘体上半导体衬底与体半导体衬底相比是理想的，因为绝缘体上半导体衬底提供杰出的半导体装置隔离。结合用于绝缘体上半导体衬底内的基半导体衬底的和表面半导体层的不同半导体材料，半导体制造范畴的进一步的发展涉及绝缘体上半导体异质结构的制造。

虽然主导的含锗半导体材料和化合物半导体材料因而在半导体制造领域内在绝缘体上半导体异质结构的范畴是理想的，但是在绝缘体上半导体异质结构的范畴内主导的含锗半导体材料和化合物半导体材料不是完全没有问题。在该方面，在绝缘体上半导体异质结构的范畴的主导含锗半导体材料和化合物半导体材料制造经常难于没有晶体缺陷，所述缺陷例如但不限于堆叠(即失配)位错缺陷和螺位错缺陷。

因而，期望在半导体制造领域提供具有减少了的缺陷(即小于10⁶缺陷每平方厘米并且更加优选小于10⁵缺陷每平方厘米，并且还更加优选小于10⁴缺陷每排平方厘米)的绝缘体上半导体异质结构内的主要含锗层和化合物半导体层的方法和材料。

发明内容

本发明包括绝缘体上半导体异质结构，以及绝缘体上半导体异质结构的制造方法。在总体的实施例中，绝缘体上半导体异质结构包括晶体衬底，在晶体衬底上形成有电介质层(即可以包括，但是不必限于多个电介质层)，电介质层包括暴露晶体衬底的孔。与晶体衬底成份不同的半导体层位于并且形成于孔内和孔上方。位于孔内和孔上方的半导体层的部分包括相对高的缺陷密度。位于电介质层的上方的半导体层的部分(优选平面)包括相对低的缺陷密度。本发明还设想从总体实施例导出的另外的更为具体的实施例。下面将更为详细地界定相对高的缺陷密度和相对低的缺陷密度。

根据本发明的制造绝缘体上半导体异质结构的方法包括掩模垂直外延法和掩模选择性横向(即水平)外延法，掩模垂直外延法提供位于孔内和上方的、包括相对高缺陷密度的半导体层的部分，掩模选择性横向(即水平)外延法提供位于电介质层上方的、包括相对低的缺陷密度的半导体层的部分。

在实施例和本发明的范畴内，位于孔内和孔上方的、包括相对高缺陷密度的半导体层的部分具有大于10⁷每平方厘米的缺陷密度，并且更为典型地大于10⁸每平方厘米的缺陷密度，更加典型地从10⁷至10⁹缺陷每平方厘米。根据下面的进一步描述，这样的缺陷典型地可以包括，但不必限于，螺位错缺陷和堆叠位错缺陷，但是具体地不是侧壁缺陷。在实施例和本发明的范畴内，具有相对低的缺陷密度的、位于电介质层上方的半导体层的部分具有小于10⁶、更为优选小于10⁵并且更加优选小于10⁴缺陷每平方厘米的缺陷密度。这些具体的缺陷还可以包括，但不必限于螺位错缺陷和堆叠位错缺陷，并且也旨在包括表面缺陷。

根据本发明的具体的半导体结构包括晶体衬底。该具体半导体结构还包括位于晶体衬底上的电介质层，该电介质层具有暴露部分晶体衬底的孔。该具体的半导体结构还包括位于孔内和孔上方和电介质层上的、与晶体衬底成份不同的半导体层。位于孔内并且也位于孔上方的半导体层的部分包括相对高的缺陷密度。位于电介质层上方的半导体层的部分包括相对低的缺陷密度。