[发明专利]时钟数据恢复电路和显示装置

说明书

技术领域

本发明涉及时钟数据恢复(CDR)。

背景技术

时钟数据恢复是没有使用时钟专用线的数字数据传输中有用的技术。更加具体地，时钟信号被叠加在被传输的数据本身上，并且已经接收到数据的接收设备从接收到的数据再生时钟信号。此外，接收设备通过使用再生的时钟信号采样数据。在高速通信接口、显示驱动器、光盘再生设备等等中使用此种时钟数据恢复。

在时钟数据恢复中，通常使用PLL(锁相环)电路。PLL电路包括VCO(电压控制振荡器)并且能够通过控制VCO的控制电压从而获得期望振荡频率来再生时钟信号。相对于输入信号同步再生的时钟信号的相位和频率的此种状态被称为PLL电路的“锁定”。然而，在某些情况下，由于各种原因导致PLL电路不能正常地进行操作并且因此再生的时钟的频率被锁定在不同于期望频率的频率。此状态被称为PLL电路的“伪锁定(false lock)”。由于如果发生伪锁定那么没有确保正确的数据接收，因此重要的是，在早期阶段检测到伪锁定的发生。

日本专利公开JP-2005-318014A公布了检测伪锁定的方法。更加具体地，检测其中数据速率和时钟频率之间的比率是1∶n(其中n是等于或者大于2的整数)的伪锁定的方法如下。即，在预定的时段监测基于再生的时钟采样的数据，并且计算在预定的时段期间的三位或者更多位的模式[0，1，0，…]或者模式[1，0，1，…]的发生几率。如果发生几率是0％，则确定已经发生1∶n的伪锁定。

发明内容

本申请的发明人已经认识到下述要点。在上述日本专利公开JP-2005-318014A的情况下，需要计算模式[0，1，0，…]或者模式[1，0，1，…]的发生几率。如果发生几率计算精确度低，那么可能错误地检测到伪锁定。为了增加发生几率计算精确度要求大量数据的输入，这导致增加检测到伪锁定的发生所要求的时间。

在本发明的一个实施例中，提供了一种时钟数据恢复电路。时钟数据恢复电路具有：接收器电路，该接收器电路被构造为接收包括预定模式的串行数据并且与时钟信号同步地采样串行数据以生成采样数据；PLL电路，PLL电路被构造为基于采样数据执行时钟数据恢复以生成时钟信号；以及伪锁定检测电路，该伪锁定检测电路被构造为通过检测包括在采样数据中的伪锁定模式检测PLL电路的伪锁定。伪锁定模式是当发生PLL电路的伪锁定时采样预定模式的接收器电路获得的模式。

在本发明的另一实施例中，提供了一种显示装置。显示装置具有：显示驱动器，该显示驱动器被构造为驱动显示面板；和控制装置，该控制装置被构造为生成是包括预定模式的串行数据的视频数据信号并且将视频数据信号传输到显示驱动器。显示驱动器具有：接收器，该接收器被构造为接收视频数据信号并且与时钟信号同步地采样视频数据信号以生成采样数据；PLL电路，该PLL电路被构造为基于采样数据执行时钟数据恢复以生成时钟信号；以及伪锁定检测电路，该伪锁定检测电路被构造为通过检测包括在采样数据中的伪锁定模式来检测PLL电路的伪锁定。伪锁定模式是当发生PLL电路的伪锁定时通过采样预定模式的接收器获得的模式。

根据本发明，为了检测伪锁定的发生，从采样数据检测伪锁定模式本身。不需要计算预定的时段期间三位或者更多位的模式[0，1，0，…]或者模式[1，0，1，…]的发生几率。因此。缩短了检测伪锁定的发生所要求的时间。

附图说明

结合附图，根据某些优选实施例的以下描述，本发明的以上和其它方面、优点和特征将更加明显，其中：

图1是示意性地示出根据本发明的实施例的数据传输系统的构造的框图；

图2示出包括训练模式的串行数据的示例；

图3示出在没有发生伪锁定的情况下的训练模式的采样；

图4示出在发生伪锁定的情况下的训练模式的采样；

图5是示出时钟数据恢复电路的构造示例的框图；

图6示出伪锁定模式的示例；

图7是示出双倍模式检测电路的构造示例的电路图；

图8是示出电压控制电路和环路滤波器的构造示例的电路图；

图9示出时钟数据恢复电路的操作示例；

图10是示出时钟数据恢复电路的另一构造示例的框图；

图11是示出电压控制电路和环路滤波器的另一构造示例的电路图；

图12是示意性地示出根据本发明的实施例的显示装置的构造的框图；以及

图13是示出显示装置的操作的时序图。

具体实施方式