[发明专利]内容定址存储器及其设计方法

说明书

技术领域

本发明涉及内容定址存储器设计(Content-Addressable Memory，CAM)。

背景技术

通常设计CAM使得使用者可供应包含各种数据线的数据总线(例如查表数据)，且CAM搜寻具有项目(entries)的表格已决定数据总线的所有数据线是否匹配表格内相关数据总线的项目的所有比较线。假如所有数据线匹配项目的所有比较线，则有“击中”，且CAM回送匹配的项目的地址。假如数据线的任何一个没有匹配比较线的任何一个，则称为“未击中”，且CAM没有回送任何地址。各种CAM单元设计方法包括匹配线与晶体管，每个关联一个比较线。假如所有数据线击中，匹配线维持在它原来电平(例如高电平)。然而，假如在数据线中有未击中，关联未击中线的晶体管放电匹配线，例如下拉到地端。有放电也有充电。放电与充电匹配线是动态的，这些CAMs共同称为动态CAMs。动态CAMs通常缓慢，可能制造噪声，在高频时导致时序问题及/或需要额外电路作非同步应用。许多动态CAMs也需要时钟脉冲电路，以用于匹配放电、比较操作、数据查表等等。查表数据以及匹配线放电需要高功率，且动态CAMs的匹配线可能导致电流泄漏、感应困难及与邻近匹配线的弱电容耦合等等。

发明内容

为了解决现有技术的问题，本发明实施例提供一种内容定址存储器。内容定址存储器包括一项目，该项目包括：多个数据线；多个CAM单元，所述多个CAM单元的每个包括一输出以在各自的输出端输出一逻辑状态，在各自输出端的该逻辑状态关联于各自CAM单元的各自数据线的一逻辑状态以及存储在各自CAM单元的数据；以及一总合电路，具有多个输入及以一输出，该总合电路的所述多个输入的每个适用于接收所述多个CAM单元的其中一个的一输出，根据所述多个CAM单元的每个的输出的逻辑状态，该总合电路适用于输出一逻辑状态在总合电路的输出。

本发明实施例提供一种内容定址存储器。内容定址存储器包括多个项目，一项目包括一多个CAM单元且关联一总合电路，该总合电路包括多个阶的逻辑栅及多个输入，每个输入接收多个CAM单元的一输出；以及多个数据线，每个数据线关联一项目的所述多个CAM细单元的各自一个，该项目的各自的CAM单元的一输出的一逻辑状态相关于各自数据线的一逻辑状态及存储在各自的CAM单元的数据。

本发明实施例的一种内容定址存储器。内容定址存储器包括一第一CAM单元，包括一第一存储器，适用于存储第一数据、一第一比较器，以及一逻辑栅的一第一半个电路，该逻辑栅是一总合电路的一部分；一第一数据线，该第一比较器适用于接收存储在该第一存储器的该第一数据及该第一数据线上的数据；一第二CAM细单元，包括一第二存储器，适用于存储第二数据，一第二比较器，以及该逻辑栅的一第二半个电路，该逻辑栅是该总合电路的一部分；以及一第二数据线，该第二比较器适用于接收存储在该第二存储器的该第二数据以及该第二数据线的数据。

本发明实施例的一种设计内容定址存储器的方法。此方法包括使用一项目，该项目包括多个CAM细单元且关联一总合电路，该总合电路包括多个阶的逻辑栅以及多个输入，每个输入接收一CAM单元的输出；以及在该总合电路的一阶中选择逻辑栅达到奇数输入脚位，所以一输入脚位与一输出脚位共用一电路布局子插槽。

本发明的电路可操作在较高频率且以较少时间实施它的功能，并有效地利用电路布局插槽。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举实施例，并配合所附附图，详细说明如下。

附图说明

图1根据揭示的实施例显示一个CAM；

图2根据实施例显示以晶体管实施NAND栅的图1的CAM的总合；

图3显示具有两个输入的图2的总合；

图4根据实施例显示以晶体管电平实施NOR栅的图1的CAM的总合；

图5显示具有两个输入的图4的总合；

图6根据实施例显示图1的CAM作为NAND栅的总合；

图7根据实施例显示具有八个输入且实施于不同电平的组合电路的图6的总合；

图8根据实施例显示被变更为适用于十二个输入的图7的总合；

图9根据实施例显示被变更为适用于十八个输入的图7的总合；

图10根据实施例显示图1的CAM作为NOR栅的总合；

图11根据实施例显示实施于不同电平的组合电路的图10的总合；

图12根据实施例显示说明CAM单元的第二实施例的电路；

图13根据实施例显示说明电路布局的图像；以及

图14说明相对揭示实施例的电路布局的缺点的图像。