[发明专利]并行阵列式帧内预测解码器VLSI结构设计方法

说明书

技术领域

本发明属于视频编解码领域，特别涉及一种并行阵列式帧内预测解码器结构设计方法。

背景技术

随着互联网日新月异的发展以及终端显示设备的更新换代，人们对于高清晰视频业务质量的要求越来越高。解决视频海量数据的传输和存储问题最直接方法就是对视频文件进行编解码处理，H.264是新一代效果优异的编解码标准，但对于高清视频文件在解码端存在算法复杂度高以及数据吞吐量大的问题。帧内预测算法在解码关键帧的运算量占比约为30％，而对于1080P的高清视频一帧宏块数量为8100块，解码运算量巨大。设计高效实时的解码器结构是目前的研究热点。

发明内容

根据上述背景技术中存在的不足，本发明目的在于，针对高清视频实时解码需求，提供一种并行阵列式的帧内预测解码器VLSI结构设计方法，实现并行阵列式对帧内子宏块进行解码，以提高帧内解码效率和速度。

为了实现上述任务，本发明采用的技术解决方案是：

面向高清和超高清视频实时解码的并行阵列式的帧内预测解码器VLSI结构设计方法，具体包括下列步骤：

第一步：格式为.264的视频文件在码流解析后通过熵解码和反变换后得到宏块及子宏块的预测模式，以及从参考像素存取模块取出的参考像素值，作为预测计算模块的输入送给双PE阵列，PE阵列A、PE阵列B计算，两个阵列可同时预测出两个4×4块，若按传统“Z”型预测顺序排序亮度Y分量、色度U、V分量，A阵列将顺序对序号为0、1、4、5、8、9、12、13、16、17、18和19共12个4×4块进行预测，而B阵列对序号2、3、6、7、10、11、14、15、20、21、22、23这12个4×4块顺序进行预测，PE阵列A按顺序先行预测两个子块并得到最终像素值后，两个PE阵列A、B再同时按各自子块预测顺序进行预测计算；

第二步：预测计算模块的输出即预测值与解残差的数据一起作为输入送入加残差运算模块，为保持双PE阵列的高速预测，加残差模块将有SUM A和SUM B两组加法器分别对PE阵列A和PE阵列B的输出值及各自对应的残差值进行做和处理，在这个模块计算出的数据是未经过块滤波的像素值；

第三步：第二步计算出来的像素值会重新写回参考像素模块里，这些像素值会由具体子宏块的位置来决定送入存储模块作为参考像素供随后的预测取用，具体步骤如下：在预测阵列进行预测过程中若某一列的预测值需要复用前列已经预测的值，则前列预测值会放入第三级寄存器组存储，为后列复用；每个子块预测完毕并加完相应残差后，其最右侧一列及最下方一行的像素值将存储入第二级宏块级寄存器组，以供与本子宏块有数据依赖关系的其他子宏块取用，本级存储设备中又设置了双滑动窗口机制解决子宏块并行预测的数据存取更新；若完成第二步的子块为一个宏块中最下方一行或最右侧一列子宏块时，将这一子块的最下方一行或最右侧一列像素值存入第一级图像级RAM存储器，供与本宏块有数据依赖关系的其他宏块取用。

本发明成功实现了上述并行阵列式帧内预测解码器结构方法，通过对子宏块的并行解码，可显著地提升H.264帧内预测的解码效率，可以用于高清视频的实时解码。

本发明提供了面向高清和超高清视频实时解码的并行阵列式的帧内预测解码器VLSI结构设计方法，对帧内子宏块实现并行阵列式解码，从而提高解码效率和速度，满足高清和超高清视频实时解码的需求。

附图说明

图1是本发明帧内并行阵列式解码器VLSI结构示意图。

图2是本发明PE阵帧内预测计算示意图。

图2(a)表示PE基本计算单元结构。

图2(b)表示PE阵列预测计算时序。

图2(c)表示子宏块自适应预测时序图。

图3是本发明并行解码子宏块时序示意图。

图3(a)表示传统流水线解码子宏块顺序。

图3(b)表示并行解码子宏块顺序。

图3(c)表示并行解码子宏块理论时序图。

图4是本发明双PE阵列并行工作示意图。

图4(a)表示亮度并行双滑动窗口工作机制。

图4(b)表示色度并行双滑动窗口工作机制。

图4(c)表示并行子宏块的同步原理图。

图4(d)表示写RAM原理图。

图4(e)表示SUM模块并行时序。

下面结合附图对本发明的内容作进一步详细说明。

具体实施方式