[发明专利]3D集成电路结构以及检测芯片结构是否对齐的方法

权利要求书

1.一种3D集成电路结构，包括：第一芯片结构，所述第一芯片结构包括第一半导体衬底、第一绝缘层以及第一检测结构，其中第一绝缘层位于所述第一半导体衬底上，第一检测结构嵌入于第一绝缘层形成；

所述第一检测结构包括：分布于所述第一绝缘层两侧的检测基体，所述检测基体包括第一导体、至少两个第二导体和至少一个第三导体；

其中，所述第一导体位于所述第一绝缘层的一侧，并与所述第二导体的一端连接；所述第三导体形成于第二导体之间并与所述第二导体之间绝缘，所述第三导体远离第一导体的第一端部呈阶梯状变化；

其中，所述第三导体与第二导体之间正对的长度相等，并且在所述第三导体的长度所在的方向上，位于两侧的检测基体上互相对应的所述第一端部的投影之间距离相等。

2.根据权利要求1所述的3D集成电路结构，其中，所述第二导体与第三导体平行分布；并且位于两侧的检测基体上且互相对应的所述第三导体位于一条直线上。

3.根据权利要求1所述的3D集成电路结构，其中，所述第三导体靠近所述第一导体的第二端部相齐。

4.根据权利要求1所述的3D集成电路结构，其中，所述第二导体长度相等且两端相齐。

5.根据权利要求1所述的3D集成电路结构，其中，所述第一导体连接有第一导电引脚。

6.根据权利要求1所述的3D集成电路结构，其中所述第一导体、第二导体和第三导体暴露在所述第一绝缘层表面的形状为条状，并且所述第二导体和第三导体与所述第一导体垂直。

7.根据权利要求1所述的3D集成电路结构，其中，所述第一导体、第二导体和第三导体由包括Cu、Al、W、Ti、Ni、TiAl中任一种或多种的组合形成。

8.根据权利要求1至7中任一项所述的3D集成电路结构，进一步包括：第二芯片结构，所述第二芯片结构包括第二半导体衬底、第二绝缘层以及第二检测结构，第二绝缘层位于所述第二半导体衬底上，第二检测结构嵌入于所述第二绝缘层形成；

所述第二检测结构包括第四导体，所述第四导体位于第二绝缘层的中部；

其中，所述第一检测结构和第二检测结构相对结合，所述第四导体至少能与一条第三导体电连接从而与第二导体构成电容。

9.根据权利要求8所述的3D集成电路结构，其中，所述第四导体上连接有第二导电引脚。

10.根据权利要求8所述的3D集成电路结构，其中，所述第四导体在所述第三导体的长度所在的方向上的宽度，略大于位于两侧的检测基体上互相对应的所述第一端部的投影之间距离。

11.根据权利要求8所述的3D集成电路结构，其中，所述第四导体由包括Cu、A1、W、Ti、Ni、TiAl中任一种或多种的组合形成。

12.一种检测芯片结构是否对齐的方法，包括：

形成第一芯片结构，包括：提供第一半导体衬底，在所述第一半导体衬底上形成第一绝缘层，嵌入所述第一绝缘层形成第一检测结构；所述第一检测结构包括：分布于所述第一绝缘层两侧的检测基体，所述检测基体包括第一导体、至少两个第二导体和至少一个第三导体；其中，所述第一导体位于所述第一绝缘层的一侧，并与所述第二导体的一端连接；所述第三导体形成于第二导体之间并与所述第二导体之间绝缘，所述第三导体远离第一导体的端部呈阶梯状变化；其中，所述第三导体与第二导体之间正对的长度相等，并且在所述第三导体的长度所在的方向上，位于两侧的检测基体上互相对应的第三导体远离第一导体的端部的投影之间距离相等；

形成第二芯片结构，包括：提供第二半导体衬底，在所述第二半导体衬底上形成第二绝缘层，嵌入所述第二绝缘层形成第二检测结构；所述第二检测结构包括第四导体，所述第四导体位于第二绝缘层的中部；

将所述第一检测结构和第二检测结构相对结合，所述第四导体至少能与一条第三导体电连接从而与第二导体构成电容；

进行如下判断：如果第四导体与位于两侧的第二导体之间构成的电容大小相等，则判断第一芯片结构与第二芯片结构之间是对齐的，如果第四导体与位于两侧的第二导体之间构成的电容大小不等，则判断第一芯片结构与第二芯片结构之间是错位的。

13.根据权利要求12所述的方法，其中，所述第二导体与第三导体平行分布；并且位于两侧的检测基体上且互相对应的所述第三导体位于一条直线上。