[发明专利]一种基于纳米环状磁性多层膜的查找表

说明书

技术领域

本发明属于现场可编程门阵列，具体地说涉及一种基于纳米环状磁性多层膜的现场可编程门阵列的查找表。

背景技术

巨磁电阻效应(Giant Magneto Resistance，GMR)和隧道磁电阻效应(Tunneling Magneto Resistance，TMR)发现以来，人们长期致力于磁性多层膜体系应用的研究。基于磁性隧道结(Magnetic tunnel junction，MTJ)，人们设计了新型磁性随机存取存储器(Magnetic Random Access Memory，MRAM)，其具有数据非易失性、抗疲劳性、读取速度快等优点。通常MRAM存储单元的几何结构采用非闭合结构，如矩形、椭圆形等。当存储单元尺寸不断减小的情况下，磁性层会产生较大的退磁场。同时在高密度存储单元情况下磁记录单元之间的磁耦合和相互干扰不可避免，对存储单元的磁电性能的均匀性和一致性也带来许多不利的影响。为了解决以上的问题，申请人曾经提出采用纳米环状(或闭合状)磁性多层膜的存储单元(参见专利ZL 200610072797.1，专利ZL 200610011168.8和专利申请200710063352.1)。这种环形的存储单元不仅可以应用于MRAM中作为存储单元，也可以应用于很多其它器件中，作为数据的非易性的存储单元。

作为一种半定制电路，现场可编程门阵列(Field Programmable Gate Array，FPGA)在专用集成电路(ASIC)领域中应用非常广泛。FPGA包括可配置逻辑模块(Configurable Logic Block，CLB)、输入输出模块(Input Output Block，IOB)和内部互连(Interconnections，IC)三个部分。CLB是FPGA实现各种逻辑功能的基本单元。IOB提供内部逻辑阵列与外部引出线之间的编程接口，IC可以实现CLB和与CLB之间以及CLB和IOB之间的内部互连。其中，查找表(Look-Up-Table，简称为LUT)是FPGA的核心部件，其相当于一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16×1的RAM。当用户通过HDL语言描述了一个逻辑电路以后，FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM，这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。

目前大部分查找表是基于静态随机存储器(Static Random Access Memory，SRAM)技术。图1a为现有技术中的基于SRAM的LUT结构图，图中SRAM用于功能数据的存储，当工作时SRAM还要和FLASH(未示出)相连。因为SRAM是断电易失的，每次工作的时候，都要从FLASH中读出数据。逻辑输入的四根线输入不同的值，对应不同的SRAM的单元中的数据的输出。由于SRAM每次断电后，配置的数据都会丢失，这不仅影响了FPGA的运行速度，同时也增加功耗。

发明内容

因此，本发明的目的在于克服上述现有技术的缺陷，提供一种基于纳米环状磁性多层膜的LUT。

本发明的目的是通过以下技术方案实现的：

根据本发明的一个方面，提供一种基于纳米环状磁性多层膜的查找表，包括输入端和输出端，其中，还包括译码器、多个纳米环状磁性多层膜存储单元和多个数据配置线，其中：

所述译码器与所述多个纳米环状磁性多层膜存储单元相连接，用于接收来自输入端的信息，并选择相应的纳米环状磁性多层膜存储单元进行读取；

所述多个数据配置线与所述多个纳米环状磁性多层膜存储单元相连接，用于将数据配置到所述多个纳米环状磁性多层膜存储单元中；

所述输出端与所述纳米环状磁性多层膜存储单元相连接，用于输出从所述多个纳米环状磁性多层膜存储单元读取的数据。

在上述查找表中，所述译码器包括多个输出端，其分别与所述多个纳米环状磁性多层膜存储单元的字线相连接，用于选择相应的纳米环状磁性多层膜存储单元进行读取。

在上述查找表中，所述多个环状磁性多层膜存储单元的位线被连接在一起构成所述查找表的输出端。

在上述查找表中，所述纳米环状磁性多层膜存储单元具有场驱动数据配置型结构或电流驱动数据配置型结构。

在上述查找表中，在所述场驱动数据配置型结构中，所述多个纳米环状磁性多层膜存储单元的写字线通过多个数据配置线中的1根相互连接，其余数据配置线分别与多个纳米环状磁性多层膜存储单元的位线相连。